mb/ocp/tiogapass: Fix GPIOs
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blob6c9235a035906a153043be024d1e0c3baf6cd298
1 /* SPDX-License-Identifier: GPL-2.0-only */
3 #include <southbridge/intel/common/gpio.h>
5 const struct pch_gpio_set1 pch_gpio_set1_mode = {
6 .gpio0 = GPIO_MODE_GPIO, /* PCH_GPIO0_R -> S_GPIO -> J9F4 */
7 .gpio1 = GPIO_MODE_GPIO, /* SMC_EXTSMI_N */
8 .gpio2 = GPIO_MODE_GPIO, /* TP_RSVD_TESTMODE - float */
9 .gpio3 = GPIO_MODE_NATIVE, /* PCH_PCI_IRQ_N -> SIO GPIO12/SMI# */
10 .gpio4 = GPIO_MODE_GPIO, /* EXTTS_SNI_DRV0_PCH - float */
11 .gpio5 = GPIO_MODE_GPIO, /* EXTTS_SNI_DRV1_PCH - float */
12 .gpio6 = GPIO_MODE_GPIO, /* DGPU_HPD_INTR_N */
13 .gpio7 = GPIO_MODE_GPIO, /* SMC_RUNTIME_SCI_N */
14 .gpio8 = GPIO_MODE_GPIO, /* PCH_GPIO8 -> DDR Voltage Select Bit 0 */
15 .gpio9 = GPIO_MODE_NATIVE, /* USB_OC_10_11_R_N */
16 .gpio10 = GPIO_MODE_NATIVE, /* USB_OC_12_13_R_N */
17 .gpio11 = GPIO_MODE_GPIO, /* PCH_GPIO11 -> HOST_ALERT2_N -> PCIE_RSVD_2_N (3GIO_X1) slot 4 */
18 .gpio12 = GPIO_MODE_GPIO, /* PM_LANPHY_ENABLE */
19 .gpio13 = GPIO_MODE_NATIVE, /* HDA_DOCK_RST_N */
20 .gpio14 = GPIO_MODE_GPIO, /* SMC_WAKE_SCI_N (not stuffed) & USB_8_9_PWR */
21 .gpio15 = GPIO_MODE_GPIO, /* Always GPIO: HOST_ALERT1_R_N -> PCIE_RSV_1_N */
22 .gpio16 = GPIO_MODE_NATIVE, /* SATA_DET4_R_N */
23 .gpio17 = GPIO_MODE_GPIO, /* DGPU_PWROK */
24 .gpio18 = GPIO_MODE_NATIVE, /* CK_SLOT1_OE_N_R */
25 .gpio19 = GPIO_MODE_GPIO, /* BBS_BIT0_R - STRAP */
26 .gpio20 = GPIO_MODE_NATIVE, /* CK_SLOT2_OE_N_R */
27 .gpio21 = GPIO_MODE_GPIO, /* SATA_DET0_R_N -> J9H4 */
28 .gpio22 = GPIO_MODE_GPIO, /* BIOS_REC -> J8G1 */
29 .gpio23 = GPIO_MODE_NATIVE, /* PCH_DRQ1_N */
30 .gpio24 = GPIO_MODE_GPIO, /* Always GPIO: PCH_GPIO24_R1 -> DDR Voltage Select Bit 2 */
31 .gpio25 = GPIO_MODE_NATIVE, /* CK_SLOT3_OE_N */
32 .gpio26 = GPIO_MODE_NATIVE, /* CK_SLOT4_OE_N */
33 .gpio27 = GPIO_MODE_GPIO, /* Always GPIO: PCH_GPIO_27 -> SMC_WAKE_SCI_N & LANWAKE_N */
34 .gpio28 = GPIO_MODE_GPIO, /* Always GPIO: PLL_ODVR_EN -> PCH_AUDIO_PWR_N */
35 .gpio29 = GPIO_MODE_NATIVE, /* PCH_SLP_WLAN_N */
36 .gpio30 = GPIO_MODE_NATIVE, /* SUS_PWR_ACK_R */
37 .gpio31 = GPIO_MODE_NATIVE, /* AC_PRESENT_R */
40 const struct pch_gpio_set1 pch_gpio_set1_direction = {
41 .gpio0 = GPIO_DIR_INPUT,
42 .gpio1 = GPIO_DIR_INPUT,
43 .gpio2 = GPIO_DIR_OUTPUT,
44 /* .gpio3 NATIVE */
45 .gpio4 = GPIO_DIR_OUTPUT,
46 .gpio5 = GPIO_DIR_OUTPUT,
47 .gpio6 = GPIO_DIR_INPUT,
48 .gpio7 = GPIO_DIR_INPUT,
49 .gpio8 = GPIO_DIR_OUTPUT,
50 .gpio9 = GPIO_DIR_INPUT,
51 /* .gpio10 NATIVE */
52 .gpio11 = GPIO_DIR_INPUT,
53 .gpio12 = GPIO_DIR_OUTPUT,
54 /* .gpio13 NATIVE */
55 .gpio14 = GPIO_DIR_INPUT,
56 .gpio15 = GPIO_DIR_INPUT,
57 /* .gpio16 NATIVE */
58 .gpio17 = GPIO_DIR_INPUT,
59 /* .gpio18 NATIVE */
60 .gpio19 = GPIO_DIR_INPUT,
61 .gpio20 = GPIO_DIR_INPUT,
62 .gpio21 = GPIO_DIR_INPUT,
63 .gpio22 = GPIO_DIR_INPUT,
64 /* .gpio23 NATIVE */
65 .gpio24 = GPIO_DIR_OUTPUT,
66 /* .gpio25 NATIVE */
67 /* .gpio26 NATIVE */
68 .gpio27 = GPIO_DIR_INPUT,
69 .gpio28 = GPIO_DIR_INPUT,
70 /* .gpio29 NATIVE */
71 /* .gpio30 NATIVE */
72 /* .gpio31 NATIVE */
75 const struct pch_gpio_set1 pch_gpio_set1_level = {
76 .gpio2 = GPIO_LEVEL_HIGH,
77 .gpio4 = GPIO_LEVEL_HIGH,
78 .gpio5 = GPIO_LEVEL_HIGH,
79 .gpio8 = GPIO_LEVEL_HIGH,
80 .gpio12 = GPIO_LEVEL_LOW,
81 .gpio24 = GPIO_LEVEL_LOW,
84 const struct pch_gpio_set1 pch_gpio_set1_invert = {
87 const struct pch_gpio_set2 pch_gpio_set2_mode = {
88 .gpio32 = GPIO_MODE_NATIVE, /* Always GPIO on desktop. Mobile Native. PM_CLKRUN_N */
89 .gpio33 = GPIO_MODE_NATIVE, /* HDADOCKEN_R_N */
90 .gpio34 = GPIO_MODE_GPIO, /* PCH_GPIO34 -> SATA_PWR_EN0_N */
91 .gpio35 = GPIO_MODE_GPIO, /* SATA_PWR_EN1_R_N */
92 .gpio36 = GPIO_MODE_NATIVE, /* SATA_ODD_PRSNT_R_N */
93 .gpio37 = GPIO_MODE_NATIVE, /* SATA_ODD_DA_N_R */
94 .gpio38 = GPIO_MODE_GPIO, /* MFG_MODE */
95 .gpio39 = GPIO_MODE_GPIO, /* GFX_CRB_DET */
96 .gpio40 = GPIO_MODE_NATIVE, /* USB_OC_2_5_R_N */
97 .gpio41 = GPIO_MODE_GPIO, /* USB_0_1_PWR */
98 .gpio42 = GPIO_MODE_NATIVE, /* USB_OC_6_7_R_N */
99 .gpio43 = GPIO_MODE_NATIVE, /* USB_OSC_8_9_R_N */
100 .gpio44 = GPIO_MODE_NATIVE, /* CK_SLOT5_OE_N */
101 .gpio45 = GPIO_MODE_NATIVE, /* CK_PCIE_LAN_REQ_N */
102 .gpio46 = GPIO_MODE_GPIO, /* PCH_GPIO46_R -> DDR Voltage Select Bit 1 */
103 .gpio47 = GPIO_MODE_NATIVE, /* PEGA_CKREQ_N */
104 .gpio48 = GPIO_MODE_GPIO, /* BIOS_RESP -> J8E3 */
105 .gpio49 = GPIO_MODE_GPIO, /* PCH_GP_49 -> CRIT_TEMP_REP_N */
106 .gpio50 = GPIO_MODE_GPIO, /* DGPU_HOLD_RST_N */
107 .gpio51 = GPIO_MODE_GPIO, /* BBS_BIT1 Strap */
108 .gpio52 = GPIO_MODE_GPIO, /* DGPU_SELECT_N */
109 .gpio53 = GPIO_MODE_GPIO, /* DGPU_PWM_SELECT_N -> PEG_JTAG5 */
110 .gpio54 = GPIO_MODE_GPIO, /* DGPU_PWR_EN_N -> PEG_RSVD5 */
111 .gpio55 = GPIO_MODE_GPIO, /* STP_A16OVR Strap */
112 .gpio56 = GPIO_MODE_NATIVE, /* MC_CKREQ_N */
113 .gpio57 = GPIO_MODE_GPIO, /* Always GPIO. NFC_IRQ_R */
114 .gpio58 = GPIO_MODE_NATIVE, /* SML1_CK */
115 .gpio59 = GPIO_MODE_NATIVE, /* USB_OC_0_1_R_N */
116 .gpio60 = GPIO_MODE_GPIO, /* DRAMRST_CNTRL_PCH */
117 .gpio61 = GPIO_MODE_NATIVE, /* PM_SUS_STAT_N */
118 .gpio62 = GPIO_MODE_NATIVE, /* SUS_CK */
119 .gpio63 = GPIO_MODE_NATIVE, /* SLP_S5_R_N */
122 const struct pch_gpio_set2 pch_gpio_set2_direction = {
123 /* .gpio32 NATIVE */
124 /* .gpio33 NATIVE */
125 .gpio34 = GPIO_DIR_OUTPUT,
126 .gpio35 = GPIO_DIR_OUTPUT,
127 /* .gpio36 NATIVE */
128 /* .gpio37 NATIVE */
129 .gpio38 = GPIO_DIR_INPUT,
130 .gpio39 = GPIO_DIR_INPUT,
131 /* .gpio40 NATIVE */
132 .gpio41 = GPIO_DIR_OUTPUT,
133 /* .gpio42 NATIVE */
134 /* .gpio43 NATIVE */
135 /* .gpio44 NATIVE */
136 /* .gpio45 NATIVE */
137 .gpio46 = GPIO_DIR_OUTPUT,
138 /* .gpio47 NATIVE */
139 .gpio48 = GPIO_DIR_INPUT,
140 .gpio49 = GPIO_DIR_OUTPUT,
141 .gpio50 = GPIO_DIR_OUTPUT,
142 .gpio51 = GPIO_DIR_OUTPUT,
143 .gpio52 = GPIO_DIR_OUTPUT,
144 .gpio53 = GPIO_DIR_OUTPUT,
145 .gpio54 = GPIO_DIR_OUTPUT,
146 .gpio55 = GPIO_DIR_OUTPUT,
147 /* .gpio56 NATIVE */
148 .gpio57 = GPIO_DIR_INPUT,
149 /* .gpio58 NATIVE */
150 /* .gpio59 NATIVE */
151 .gpio60 = GPIO_DIR_OUTPUT,
152 /* .gpio61 NATIVE */
153 /* .gpio62 NATIVE */
154 /* .gpio63 NATIVE */
157 const struct pch_gpio_set2 pch_gpio_set2_level = {
158 .gpio34 = GPIO_LEVEL_LOW,
159 .gpio41 = GPIO_LEVEL_HIGH,
160 .gpio35 = GPIO_LEVEL_LOW,
161 .gpio46 = GPIO_LEVEL_HIGH,
162 .gpio49 = GPIO_LEVEL_HIGH,
163 .gpio50 = GPIO_LEVEL_HIGH,
164 .gpio51 = GPIO_LEVEL_LOW,
165 .gpio52 = GPIO_LEVEL_LOW,
166 .gpio53 = GPIO_LEVEL_LOW,
167 .gpio54 = GPIO_LEVEL_LOW,
168 .gpio55 = GPIO_LEVEL_LOW,
169 .gpio60 = GPIO_LEVEL_HIGH,
172 const struct pch_gpio_set3 pch_gpio_set3_mode = {
173 .gpio64 = GPIO_MODE_NATIVE, /* CK_PCH_SIO_DOCK_R -> TP_CK_PCI_SIO_DOCK */
174 .gpio65 = GPIO_MODE_NATIVE, /* CK_FLEX1 */
175 .gpio66 = GPIO_MODE_GPIO, /* CK_FLEX2 */
176 .gpio67 = GPIO_MODE_GPIO, /* DGPU_PRSNT_N -> PEG_RSVD3 */
177 .gpio68 = GPIO_MODE_GPIO, /* SATA_ODD_PWRGT */
178 .gpio69 = GPIO_MODE_GPIO, /* SV_DET -> J8E2 */
179 .gpio70 = GPIO_MODE_GPIO, /* USB3_DET_P2_N */
180 .gpio71 = GPIO_MODE_GPIO, /* USB3_DET_P3_N */
181 .gpio72 = GPIO_MODE_NATIVE, /* PM_BATLOW_R_N */
182 .gpio73 = GPIO_MODE_NATIVE, /* CK_REQ_DOCK_N */
183 .gpio74 = GPIO_MODE_NATIVE, /* PCH_GPIO74_R -> AMB_THM2_R_N (PCHHOT) */
184 .gpio75 = GPIO_MODE_NATIVE, /* SM1_DATA */
187 const struct pch_gpio_set3 pch_gpio_set3_direction = {
188 .gpio64 = GPIO_DIR_OUTPUT,
189 /* .gpio65 NATIVE */
190 .gpio66 = GPIO_DIR_OUTPUT,
191 .gpio67 = GPIO_DIR_INPUT,
192 .gpio68 = GPIO_DIR_OUTPUT,
193 .gpio69 = GPIO_DIR_INPUT,
194 .gpio70 = GPIO_DIR_INPUT,
195 .gpio71 = GPIO_DIR_INPUT,
196 /* .gpio72 NATIVE */
197 /* .gpio73 NATIVE */
198 /* .gpio74 NATIVE */
199 /* .gpio75 NATIVE */
202 const struct pch_gpio_set3 pch_gpio_set3_level = {
203 .gpio64 = GPIO_LEVEL_LOW,
204 .gpio66 = GPIO_LEVEL_LOW,
205 .gpio68 = GPIO_LEVEL_HIGH,
208 const struct pch_gpio_map mainboard_gpio_map = {
209 .set1 = {
210 .mode = &pch_gpio_set1_mode,
211 .direction = &pch_gpio_set1_direction,
212 .level = &pch_gpio_set1_level,
213 .invert = &pch_gpio_set1_invert,
215 .set2 = {
216 .mode = &pch_gpio_set2_mode,
217 .direction = &pch_gpio_set2_direction,
218 .level = &pch_gpio_set2_level,
220 .set3 = {
221 .mode = &pch_gpio_set3_mode,
222 .direction = &pch_gpio_set3_direction,
223 .level = &pch_gpio_set3_level,