mb/google/nissa/var/rull: add ssd timing and modify ssd GPIO pins of rtd3
[coreboot2.git] / src / mainboard / foxconn / g41s-k / early_init.c
blob29ae78e017b3c28d50453f161816485b8ad889ea
1 /* SPDX-License-Identifier: GPL-2.0-or-later */
3 #include <bootblock_common.h>
4 #include <northbridge/intel/x4x/x4x.h>
5 #include <southbridge/intel/i82801gx/i82801gx.h>
6 #include <superio/ite/common/ite.h>
7 #include <superio/ite/it8720f/it8720f.h>
9 #define SERIAL_DEV PNP_DEV(0x2e, IT8720F_SP1)
10 #define GPIO_DEV PNP_DEV(0x2e, IT8720F_GPIO)
12 void bootblock_mainboard_early_init(void)
14 /* Set up GPIOs on Super I/O. */
15 ite_reg_write(GPIO_DEV, 0x25, 0x01);
16 ite_reg_write(GPIO_DEV, 0x26, 0x04);
17 ite_reg_write(GPIO_DEV, 0x27, 0x00);
18 ite_reg_write(GPIO_DEV, 0x28, 0x40);
19 ite_reg_write(GPIO_DEV, 0x29, 0x01);
20 ite_reg_write(GPIO_DEV, 0x73, 0x00);
21 ite_reg_write(GPIO_DEV, 0x74, 0x00);
22 ite_reg_write(GPIO_DEV, 0xb1, 0x04);
23 ite_reg_write(GPIO_DEV, 0xb8, 0x20);
24 ite_reg_write(GPIO_DEV, 0xbb, 0x01);
25 ite_reg_write(GPIO_DEV, 0xc0, 0x00);
26 ite_reg_write(GPIO_DEV, 0xc3, 0x01);
27 ite_reg_write(GPIO_DEV, 0xcb, 0x01);
28 ite_reg_write(GPIO_DEV, 0xf5, 0x28);
29 ite_reg_write(GPIO_DEV, 0xf6, 0x12);
30 ite_enable_3vsbsw(GPIO_DEV);
32 /* Set up IRQ routing. */
33 RCBA16(D31IR) = 0x0132;
34 RCBA16(D30IR) = 0x3241;
35 RCBA16(D29IR) = 0x0237;
37 RCBA32(FD) |= FD_INTLAN;
39 ite_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
42 void mb_get_spd_map(u8 spd_map[4])
44 spd_map[0] = 0x50;
45 if (CONFIG(BOARD_FOXCONN_G41M))
46 spd_map[2] = 0x52;