testsuite/synth/dff02/dff06.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff06 is
   5   port (q : out std_logic_vector(7 downto 0);
   6         d : std_logic_vector(7 downto 0);
   7         clk : std_logic;
   8         rst : std_logic);
   9 end dff06;
  10
  11 architecture behav of dff06 is
  12   signal p : std_logic_vector(7 downto 0);
  13 begin
  14   process (clk, rst) is
  15   begin
  16     if rst = '1' then
  17       p <= x"00";
  18     elsif rising_edge (clk) then
  19       q <= d;
  20     end if;
  21   end process;
  22 end behav;