testsuite/synth/issue1781/simple3.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity imem2a is
   6   port (
   7     clk_i  : in  std_ulogic;
   8     addr_i : in  std_ulogic_vector(30 downto 0);
   9     data_i : in  std_ulogic_vector(15 downto 0);
  10     data_o : out std_ulogic_vector(15 downto 0)
  11   );
  12 end entity;
  13
  14 architecture notok of imem2a is
  15   type ram_t is array(0 to 2**8-1) of std_ulogic_vector(15 downto 0);
  16 begin
  17   process(clk_i)
  18     variable memory : ram_t;
  19   begin
  20     if rising_edge(clk_i) then
  21       memory(to_integer(unsigned(addr_i))) := data_i;
  22       data_o <= memory(to_integer(unsigned(addr_i)));
  23     end if;
  24   end process;
  25 end architecture;