tests/bmm_cap.2.ckt

   1 # semiconductor "capacitor" test
   2 v1 1 0 dc 2 ac 1 tran pwl (0,0 1.999999n,0 2.000001n,1)
   3 r1 1 2 1k
   4 c2 2 0 t1 (w=2u l=1u)
   5 .model t1 c cj=5 cjsw=1u
   6 .print op v(nodes) c(c2)
   7 .print tran v(nodes)
   8 .print ac v(nodes) vp(2) vdb(2)
   9 .op
  10 .tran 0 20n 2n
  11 .ac 15.9meg
  12 .ac 1meg 1g dec 3
  13 .list
  14 .status notime
  15 .end