tests/lang_verilog.2.ref

   1 capacitor     # ... )        Cin  (b in vcc);
   2                                         ^ ? too many: requested=3 max=2
   3 capacitor     #(.c(1u))        Cout (c);
   4                                       ^ ? need 1 more nodes, grounding
   5 resistor      # ... k))      Rin  (in 0 vcc);
   6                                         ^ ? too many: requested=3 max=2
   7 resistor      # ... 00k))      Rout (out);
   8                                         ^ ? need 1 more nodes, grounding
   9 paramset zz npn;
  10  .level=1; .kf=NA( 0.); .af=NA( 1.); .bf=150; .br=NA( 1.); .is=NA( 100.E-18); .nf=NA( 1.); .nr=NA( 1.); .c4=NA( 0.); .nc=NA( 2.); .c2=NA( 0.); .ne=NA( 1.5); .rb=NA( 0.); .re=NA( 0.); .rc=NA( 0.); .cjc=NA( 0.); .cje=NA( 0.); .cjs=NA( 0.); .mjc=NA( 0.33); .mje=NA( 0.33); .mjs=NA( 0.); .vjc=NA( 0.75); .vje=NA( 0.75); .vjs=NA( 0.75); .xcjc=NA( 1.); .itf=NA( 0.); .ptf=NA( 0.); .tf=NA( 0.); .tr=NA( 0.); .xtf=NA( 0.); .xtb=NA( 0.); .xti=NA( 3.); .eg=NA( 1.11);
  11 endparmset
  12
  13 module dumb_resistor (a,b);
  14 resistor #(.r(r)) R1 (.p(a),.n(b));
  15 endmodule // dumb_resistor
  16
  17 module foo (vcc,in,out);
  18 resistor #(.r(z)) Rc (.p(c),.n(vcc));
  19 zz #(.area(NA( 1.))) q1 (.c(c),.b(b),.e(e));
  20 dumb_resistor #(.r(abs(-z)/10)) Re (.a(e),.b(0));
  21 resistor #(.r(100k)) Rb1 (.p(b),.n(vcc));
  22 dumb_resistor #(.r(r)) Rb2 (.a(b),.b(0));
  23 capacitor #(.c(1u)) Cin (.p(b),.n(in));
  24 capacitor #(.c(1u)) Cout (.p(c),.n(0));
  25 resistor #(.r(100k)) Rin (.p(in),.n(0));
  26 resistor #(.r(100k)) Rout (.p(out),.n(0));
  27 endmodule // foo
  28
  29 foo #(.r(10k)) X1 (.vcc(V_cc),.in(amp_in),.out(out));
  30 resistor #(.r(10*(1-gain))) Rin1 (.p(in),.n(amp_in));
  31 resistor #(.r(10*gain)) Rin2 (.p(amp_in),.n(0));
  32 vsource_value #() Vcc (.p(V_cc),.n(0));
  33 vsource_value #() Vin (.p(in),.n(0));
  34 #           v(V_cc)    v(in)      v(out)     iter(0)    vc(X1.q1)  vce(X1.q1)
  35  27.        20.        0.         0.         16.        10.213     9.2279
  36 #Freq       v(V_cc)    v(in)      v(amp_in)  v(out)
  37  1.K        18.222p    0.2        0.099968   0.
  38 #           v(V_cc)    v(in)      v(out)     iter(0)    vc(X1.q1)  vce(X1.q1)
  39  27.        20.        0.         0.         16.        10.213     9.2279
  40 #Freq       v(V_cc)    v(in)      v(amp_in)  v(out)
  41  1.K        18.222p    0.2        0.099968   0.