lib/Target/AMDGPU/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // SI Instruction format definitions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 class InstSI <dag outs, dag ins, string asm = "",
  14               list<dag> pattern = []> :
  15   AMDGPUInst<outs, ins, asm, pattern>, GCNPredicateControl {
  16   // Low bits - basic encoding information.
  17   field bit SALU = 0;
  18   field bit VALU = 0;
  19
  20   // SALU instruction formats.
  21   field bit SOP1 = 0;
  22   field bit SOP2 = 0;
  23   field bit SOPC = 0;
  24   field bit SOPK = 0;
  25   field bit SOPP = 0;
  26
  27   // VALU instruction formats.
  28   field bit VOP1 = 0;
  29   field bit VOP2 = 0;
  30   field bit VOPC = 0;
  31   field bit VOP3 = 0;
  32   field bit VOP3P = 0;
  33   field bit VINTRP = 0;
  34   field bit SDWA = 0;
  35   field bit DPP = 0;
  36
  37   // Memory instruction formats.
  38   field bit MUBUF = 0;
  39   field bit MTBUF = 0;
  40   field bit SMRD = 0;
  41   field bit MIMG = 0;
  42   field bit EXP = 0;
  43   field bit FLAT = 0;
  44   field bit DS = 0;
  45
  46   // Pseudo instruction formats.
  47   field bit VGPRSpill = 0;
  48   field bit SGPRSpill = 0;
  49
  50   // High bits - other information.
  51   field bit VM_CNT = 0;
  52   field bit EXP_CNT = 0;
  53   field bit LGKM_CNT = 0;
  54
  55   // Whether WQM _must_ be enabled for this instruction.
  56   field bit WQM = 0;
  57
  58   // Whether WQM _must_ be disabled for this instruction.
  59   field bit DisableWQM = 0;
  60
  61   field bit Gather4 = 0;
  62
  63   // Most sopk treat the immediate as a signed 16-bit, however some
  64   // use it as unsigned.
  65   field bit SOPKZext = 0;
  66
  67   // This is an s_store_dword* instruction that requires a cache flush
  68   // on wave termination. It is necessary to distinguish from mayStore
  69   // SMEM instructions like the cache flush ones.
  70   field bit ScalarStore = 0;
  71
  72   // Whether the operands can be ignored when computing the
  73   // instruction size.
  74   field bit FixedSize = 0;
  75
  76   // This bit tells the assembler to use the 32-bit encoding in case it
  77   // is unable to infer the encoding from the operands.
  78   field bit VOPAsmPrefer32Bit = 0;
  79
  80   // This bit indicates that this is a VOP3 opcode which supports op_sel
  81   // modifier (gfx9 only).
  82   field bit VOP3_OPSEL = 0;
  83
  84   // Is it possible for this instruction to be atomic?
  85   field bit maybeAtomic = 0;
  86
  87   // This bit indicates that this is a VI instruction which is renamed
  88   // in GFX9. Required for correct mapping from pseudo to MC.
  89   field bit renamedInGFX9 = 0;
  90
  91   // This bit indicates that this has a floating point result type, so
  92   // the clamp modifier has floating point semantics.
  93   field bit FPClamp = 0;
  94
  95   // This bit indicates that instruction may support integer clamping
  96   // which depends on GPU features.
  97   field bit IntClamp = 0;
  98
  99   // This field indicates that the clamp applies to the low component
 100   // of a packed output register.
 101   field bit ClampLo = 0;
 102
 103   // This field indicates that the clamp applies to the high component
 104   // of a packed output register.
 105   field bit ClampHi = 0;
 106
 107   // This bit indicates that this is a packed VOP3P instruction
 108   field bit IsPacked = 0;
 109
 110   // This bit indicates that this is a D16 buffer instruction.
 111   field bit D16Buf = 0;
 112
 113   // This field indicates that FLAT instruction accesses FLAT_GLBL or
 114   // FLAT_SCRATCH segment. Must be 0 for non-FLAT instructions.
 115   field bit IsNonFlatSeg = 0;
 116
 117   // This bit indicates that this uses the floating point double precision
 118   // rounding mode flags
 119   field bit FPDPRounding = 0;
 120
 121   // Instruction is FP atomic.
 122   field bit FPAtomic = 0;
 123
 124   // This bit indicates that this is one of MFMA instructions.
 125   field bit IsMAI = 0;
 126
 127   // This bit indicates that this is one of DOT instructions.
 128   field bit IsDOT = 0;
 129
 130   // These need to be kept in sync with the enum in SIInstrFlags.
 131   let TSFlags{0} = SALU;
 132   let TSFlags{1} = VALU;
 133
 134   let TSFlags{2} = SOP1;
 135   let TSFlags{3} = SOP2;
 136   let TSFlags{4} = SOPC;
 137   let TSFlags{5} = SOPK;
 138   let TSFlags{6} = SOPP;
 139
 140   let TSFlags{7} = VOP1;
 141   let TSFlags{8} = VOP2;
 142   let TSFlags{9} = VOPC;
 143   let TSFlags{10} = VOP3;
 144   let TSFlags{12} = VOP3P;
 145
 146   let TSFlags{13} = VINTRP;
 147   let TSFlags{14} = SDWA;
 148   let TSFlags{15} = DPP;
 149
 150   let TSFlags{16} = MUBUF;
 151   let TSFlags{17} = MTBUF;
 152   let TSFlags{18} = SMRD;
 153   let TSFlags{19} = MIMG;
 154   let TSFlags{20} = EXP;
 155   let TSFlags{21} = FLAT;
 156   let TSFlags{22} = DS;
 157
 158   let TSFlags{23} = VGPRSpill;
 159   let TSFlags{24} = SGPRSpill;
 160
 161   let TSFlags{32} = VM_CNT;
 162   let TSFlags{33} = EXP_CNT;
 163   let TSFlags{34} = LGKM_CNT;
 164
 165   let TSFlags{35} = WQM;
 166   let TSFlags{36} = DisableWQM;
 167   let TSFlags{37} = Gather4;
 168
 169   let TSFlags{38} = SOPKZext;
 170   let TSFlags{39} = ScalarStore;
 171   let TSFlags{40} = FixedSize;
 172   let TSFlags{41} = VOPAsmPrefer32Bit;
 173   let TSFlags{42} = VOP3_OPSEL;
 174
 175   let TSFlags{43} = maybeAtomic;
 176   let TSFlags{44} = renamedInGFX9;
 177
 178   let TSFlags{45} = FPClamp;
 179   let TSFlags{46} = IntClamp;
 180   let TSFlags{47} = ClampLo;
 181   let TSFlags{48} = ClampHi;
 182
 183   let TSFlags{49} = IsPacked;
 184
 185   let TSFlags{50} = D16Buf;
 186
 187   let TSFlags{51} = IsNonFlatSeg;
 188
 189   let TSFlags{52} = FPDPRounding;
 190
 191   let TSFlags{53} = FPAtomic;
 192
 193   let TSFlags{54} = IsMAI;
 194
 195   let TSFlags{55} = IsDOT;
 196
 197   let SchedRW = [Write32Bit];
 198
 199   field bits<1> DisableSIDecoder = 0;
 200   field bits<1> DisableVIDecoder = 0;
 201   field bits<1> DisableDecoder = 0;
 202
 203   let isAsmParserOnly = !if(!eq(DisableDecoder{0}, {0}), 0, 1);
 204   let AsmVariantName = AMDGPUAsmVariants.Default;
 205
 206   // Avoid changing source registers in a way that violates constant bus read limitations.
 207   let hasExtraSrcRegAllocReq = !if(VOP1,1,!if(VOP2,1,!if(VOP3,1,!if(VOPC,1,!if(SDWA,1, !if(VALU,1,0))))));
 208 }
 209
 210 class PseudoInstSI<dag outs, dag ins, list<dag> pattern = [], string asm = "">
 211   : InstSI<outs, ins, asm, pattern> {
 212   let isPseudo = 1;
 213   let isCodeGenOnly = 1;
 214 }
 215
 216 class SPseudoInstSI<dag outs, dag ins, list<dag> pattern = [], string asm = "">
 217   : PseudoInstSI<outs, ins, pattern, asm> {
 218   let SALU = 1;
 219 }
 220
 221 class VPseudoInstSI<dag outs, dag ins, list<dag> pattern = [], string asm = "">
 222   : PseudoInstSI<outs, ins, pattern, asm> {
 223   let VALU = 1;
 224   let Uses = [EXEC];
 225 }
 226
 227 class CFPseudoInstSI<dag outs, dag ins, list<dag> pattern = [],
 228   bit UseExec = 0, bit DefExec = 0> :
 229   SPseudoInstSI<outs, ins, pattern> {
 230
 231   let Uses = !if(UseExec, [EXEC], []);
 232   let Defs = !if(DefExec, [EXEC, SCC], [SCC]);
 233   let mayLoad = 0;
 234   let mayStore = 0;
 235   let hasSideEffects = 0;
 236 }
 237
 238 class Enc32 {
 239   field bits<32> Inst;
 240   int Size = 4;
 241 }
 242
 243 class Enc64 {
 244   field bits<64> Inst;
 245   int Size = 8;
 246 }
 247
 248 class VOPDstOperand <RegisterClass rc> : RegisterOperand <rc, "printVOPDst">;
 249
 250 class VINTRPe <bits<2> op> : Enc32 {
 251   bits<8> vdst;
 252   bits<8> vsrc;
 253   bits<2> attrchan;
 254   bits<6> attr;
 255
 256   let Inst{7-0} = vsrc;
 257   let Inst{9-8} = attrchan;
 258   let Inst{15-10} = attr;
 259   let Inst{17-16} = op;
 260   let Inst{25-18} = vdst;
 261   let Inst{31-26} = 0x32; // encoding
 262 }
 263
 264 class MIMGe : Enc64 {
 265   bits<8> vdata;
 266   bits<4> dmask;
 267   bits<1> unorm;
 268   bits<1> glc;
 269   bits<1> r128;
 270   bits<1> tfe;
 271   bits<1> lwe;
 272   bits<1> slc;
 273   bit d16;
 274   bits<7> srsrc;
 275   bits<7> ssamp;
 276
 277   let Inst{11-8} = dmask;
 278   let Inst{12} = unorm;
 279   let Inst{13} = glc;
 280   let Inst{15} = r128;
 281   let Inst{16} = tfe;
 282   let Inst{17} = lwe;
 283   let Inst{25} = slc;
 284   let Inst{31-26} = 0x3c;
 285   let Inst{47-40} = vdata;
 286   let Inst{52-48} = srsrc{6-2};
 287   let Inst{57-53} = ssamp{6-2};
 288   let Inst{63} = d16;
 289 }
 290
 291 class MIMGe_gfx6789 <bits<8> op> : MIMGe {
 292   bits<8> vaddr;
 293   bits<1> da;
 294
 295   let Inst{0} = op{7};
 296   let Inst{14} = da;
 297   let Inst{24-18} = op{6-0};
 298   let Inst{39-32} = vaddr;
 299 }
 300
 301 class MIMGe_gfx10 <bits<8> op> : MIMGe {
 302   bits<8> vaddr0;
 303   bits<3> dim;
 304   bits<2> nsa;
 305   bits<1> dlc;
 306   bits<1> a16 = 0; // TODO: this should be an operand
 307
 308   let Inst{0} = op{7};
 309   let Inst{2-1} = nsa;
 310   let Inst{5-3} = dim;
 311   let Inst{7} = dlc;
 312   let Inst{24-18} = op{6-0};
 313   let Inst{39-32} = vaddr0;
 314   let Inst{62} = a16;
 315 }
 316
 317 class EXPe : Enc64 {
 318   bits<4> en;
 319   bits<6> tgt;
 320   bits<1> compr;
 321   bits<1> done;
 322   bits<1> vm;
 323   bits<8> src0;
 324   bits<8> src1;
 325   bits<8> src2;
 326   bits<8> src3;
 327
 328   let Inst{3-0} = en;
 329   let Inst{9-4} = tgt;
 330   let Inst{10} = compr;
 331   let Inst{11} = done;
 332   let Inst{12} = vm;
 333   let Inst{31-26} = 0x3e;
 334   let Inst{39-32} = src0;
 335   let Inst{47-40} = src1;
 336   let Inst{55-48} = src2;
 337   let Inst{63-56} = src3;
 338 }
 339
 340 let Uses = [EXEC] in {
 341
 342 class VINTRPCommon <dag outs, dag ins, string asm, list<dag> pattern> :
 343     InstSI <outs, ins, asm, pattern> {
 344   let VINTRP = 1;
 345   // VINTRP instructions read parameter values from LDS, but these parameter
 346   // values are stored outside of the LDS memory that is allocated to the
 347   // shader for general purpose use.
 348   //
 349   // While it may be possible for ds_read/ds_write instructions to access
 350   // the parameter values in LDS, this would essentially be an out-of-bounds
 351   // memory access which we consider to be undefined behavior.
 352   //
 353   // So even though these instructions read memory, this memory is outside the
 354   // addressable memory space for the shader, and we consider these instructions
 355   // to be readnone.
 356   let mayLoad = 0;
 357   let mayStore = 0;
 358   let hasSideEffects = 0;
 359   let VALU = 1;
 360 }
 361
 362 class EXPCommon<dag outs, dag ins, string asm, list<dag> pattern> :
 363   InstSI<outs, ins, asm, pattern> {
 364   let EXP = 1;
 365   let EXP_CNT = 1;
 366   let mayLoad = 0; // Set to 1 if done bit is set.
 367   let mayStore = 1;
 368   let UseNamedOperandTable = 1;
 369   let Uses = [EXEC];
 370   let SchedRW = [WriteExport];
 371 }
 372
 373 } // End Uses = [EXEC]