[ARM] More MVE compare vector splat combines for ANDs
[llvm-complete.git] / test / CodeGen / ARM / GlobalISel / thumb-select-shifts.mir
blob81c7cc22dd05594ee18f4348a3bc83d761260ea1
1 # RUN: llc -O0 -mtriple thumb-- -mattr=+v6t2 -run-pass=instruction-select -verify-machineinstrs %s -o - | FileCheck %s
2 --- |
3   define void @test_ashr_rr() { ret void }
5   define void @test_shl_ri() { ret void }
6   define void @test_shl_ri_bad_imm() { ret void }
7 ...
8 ---
9 name:            test_ashr_rr
10 # CHECK-LABEL: name: test_ashr_rr
11 legalized:       true
12 regBankSelected: true
13 selected:        false
14 # CHECK: selected: true
15 registers:
16   - { id: 0, class: gprb }
17   - { id: 1, class: gprb }
18   - { id: 2, class: gprb }
19 body:             |
20   bb.0:
21     liveins: $r0, $r1
23     %0(s32) = COPY $r0
24     ; CHECK: [[VREGX:%[0-9]+]]:rgpr = COPY $r0
26     %1(s32) = COPY $r1
27     ; CHECK: [[VREGY:%[0-9]+]]:rgpr = COPY $r1
29     %2(s32) = G_ASHR %0, %1
30     ; CHECK: [[VREGRES:%[0-9]+]]:rgpr = t2ASRrr [[VREGX]], [[VREGY]], 14, $noreg, $noreg
32     $r0 = COPY %2(s32)
33     ; CHECK: $r0 = COPY [[VREGRES]]
35     BX_RET 14, $noreg, implicit $r0
36     ; CHECK: BX_RET 14, $noreg, implicit $r0
37 ...
38 ---
39 name:            test_shl_ri
40 # CHECK-LABEL: name: test_shl_ri
41 legalized:       true
42 regBankSelected: true
43 selected:        false
44 # CHECK: selected: true
45 registers:
46   - { id: 0, class: gprb }
47   - { id: 1, class: gprb }
48   - { id: 2, class: gprb }
49 body:             |
50   bb.0:
51     liveins: $r0
53     %0(s32) = COPY $r0
54     ; CHECK: [[VREGX:%[0-9]+]]:rgpr = COPY $r0
56     %1(s32) = G_CONSTANT i32 31
57     %2(s32) = G_SHL %0, %1
58     ; CHECK: [[VREGRES:%[0-9]+]]:rgpr = t2LSLri [[VREGX]], 31, 14, $noreg, $noreg
60     $r0 = COPY %2(s32)
61     ; CHECK: $r0 = COPY [[VREGRES]]
63     BX_RET 14, $noreg, implicit $r0
64     ; CHECK: BX_RET 14, $noreg, implicit $r0
65 ...
66 ---
67 name:            test_shl_ri_bad_imm
68 # CHECK-LABEL: name: test_shl_ri_bad_imm
69 legalized:       true
70 regBankSelected: true
71 selected:        false
72 # CHECK: selected: true
73 registers:
74   - { id: 0, class: gprb }
75   - { id: 1, class: gprb }
76   - { id: 2, class: gprb }
77 body:             |
78   bb.0:
79     liveins: $r0
81     %0(s32) = COPY $r0
82     ; CHECK: [[VREGX:%[0-9]+]]:rgpr = COPY $r0
84     %1(s32) = G_CONSTANT i32 32
85     ; CHECK: [[VREGY:%[0-9]+]]:rgpr = t2MOVi 32, 14, $noreg, $noreg
87     %2(s32) = G_SHL %0, %1
88     ; CHECK: [[VREGRES:%[0-9]+]]:rgpr = t2LSLrr [[VREGX]], [[VREGY]], 14, $noreg, $noreg
90     $r0 = COPY %2(s32)
91     ; CHECK: $r0 = COPY [[VREGRES]]
93     BX_RET 14, $noreg, implicit $r0
94     ; CHECK: BX_RET 14, $noreg, implicit $r0
95 ...