[ARM] Cortex-M4 schedule additions
[llvm-complete.git] / test / CodeGen / MIR / X86 / register-operand-class-invalid1.mir
blob5d6777c63cc8cf3607c8581b390b1d2213d96d6e
1 # RUN: not llc -o /dev/null %s -march=x86-64 -run-pass none 2>&1 | FileCheck %s
2 # This test ensures that an error is reported for specifying the register class
3 # of a physical register.
4 --- |
5   define void @t() { ret void }
6 ...
7 ---
8 name: t
9 body: |
10   bb.0:
11     %0 : gr32 = COPY $rdx
12     ; CHECK: [[@LINE+1]]:24: conflicting register classes, previously: GR32
13     NOOP implicit %0 : gr32_abcd
14 ...