[ARM] Cortex-M4 schedule additions
[llvm-complete.git] / test / CodeGen / SPARC / vector-call.ll
blob3b004b6230f8c592efd07a8efec6fd8e834bc604
1 ; RUN: llc < %s -march=sparc | FileCheck %s
3 ; Verify that we correctly handle vector types that appear directly
4 ; during call lowering. These may cause issue as v2i32 is a legal type
5 ; for the implementation of LDD
7 ; CHECK-LABEL: fun16v:
8 ; CHECK: foo1_16v
9 ; CHECK: foo2_16v
11 define <2 x i16> @fun16v() #0 {
12   %1 = tail call <2 x i16> @foo1_16v()
13   %2 = tail call <2 x i16> @foo2_16v()
14   %3 = and <2 x i16> %2, %1
15   ret <2 x i16> %3
18 declare <2 x i16> @foo1_16v() #0
19 declare <2 x i16> @foo2_16v() #0
21 ; CHECK-LABEL: fun32v:
22 ; CHECK: foo1_32v
23 ; CHECK: foo2_32v
25 define <2 x i32> @fun32v() #0 {
26   %1 = tail call <2 x i32> @foo1_32v()
27   %2 = tail call <2 x i32> @foo2_32v()
28   %3 = and <2 x i32> %2, %1
29   ret <2 x i32> %3
32 declare <2 x i32> @foo1_32v() #0
33 declare <2 x i32> @foo2_32v() #0