[RISCV] Support 'f' Inline Assembly Constraint
[llvm-core.git] / test / CodeGen / AMDGPU / build-vector-insert-elt-infloop.ll
blob433baf4386145ac6266fb7693ad46424227f7dd3
1 ; RUN: llc -mtriple=amdgcn-amd-amdhsa -mcpu=gfx900 -verify-machineinstrs < %s | FileCheck -check-prefix=GCN %s
3 ; There was an infinite loop in DAGCombiner from a target build_vector
4 ; combine and a generic insert_vector_elt combine.
6 ; GCN-LABEL: {{^}}combine_loop:
7 ; GCN: flat_load_short_d16_hi
8 ; GCN: flat_store_short
9 define amdgpu_kernel void @combine_loop(i16* %arg) #0 {
10 bb:
11   br label %bb1
13 bb1:
14   %tmp = phi <2 x i16> [ <i16 15360, i16 15360>, %bb ], [ %tmp5, %bb1 ]
15   %tmp2 = phi half [ 0xH0000, %bb ], [ %tmp8, %bb1 ]
16   %tmp3 = load volatile half, half* null, align 536870912
17   %tmp4 = bitcast half %tmp3 to i16
18   %tmp5 = insertelement <2 x i16> <i16 0, i16 undef>, i16 %tmp4, i32 1
19   %tmp6 = bitcast i16* %arg to half*
20   store volatile half %tmp2, half* %tmp6, align 2
21   %tmp7 = bitcast <2 x i16> %tmp to <2 x half>
22   %tmp8 = extractelement <2 x half> %tmp7, i32 0
23   br label %bb1
26 attributes #0 = { nounwind }