llvm/test/CodeGen/Hexagon/hx_V6_lo_hi.ll

   1 ; RUN: llc -march=hexagon < %s | FileCheck %s
   2 ;
   3 ; Check that we do not generate v0 = vand(v1,v1)
   4
   5 ; CHECK-NOT: v{{[0-9]+}} = vand(v{{[0-9]+}},v{{[0-9]+}})
   6
   7 ; Function Attrs: nounwind
   8 define void @f0(ptr nocapture readonly %a0, ptr nocapture readonly %a1, i32 %a2, ptr nocapture %a3, i32 %a4, i32 %a5) #0 {
   9 b0:
  10   %v1 = load i64, ptr %a1, align 8, !tbaa !0
  11   %v2 = shl i64 %v1, 8
  12   %v3 = trunc i64 %v2 to i32
  13   %v4 = trunc i64 %v1 to i32
  14   %v5 = and i32 %v4, 16777215
  15   %v7 = load <16 x i32>, ptr %a0, align 64, !tbaa !4
  16   %v8 = getelementptr inbounds i8, ptr %a0, i32 32
  17   %v10 = load <16 x i32>, ptr %v8, align 64, !tbaa !4
  18   %v11 = tail call <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32> %v10, <16 x i32> %v7)
  19   %v12 = tail call <32 x i32> @llvm.hexagon.V6.vrmpybusi(<32 x i32> %v11, i32 %v5, i32 0)
  20   %v13 = tail call <32 x i32> @llvm.hexagon.V6.vrmpybusi(<32 x i32> %v11, i32 %v3, i32 0)
  21   %v14 = tail call <16 x i32> @llvm.hexagon.V6.hi(<32 x i32> %v12)
  22   %v15 = tail call <16 x i32> @llvm.hexagon.V6.vasrwuhsat(<16 x i32> %v14, <16 x i32> %v14, i32 %a2)
  23   %v16 = tail call <16 x i32> @llvm.hexagon.V6.lo(<32 x i32> %v13)
  24   %v17 = tail call <16 x i32> @llvm.hexagon.V6.vasrwuhsat(<16 x i32> %v16, <16 x i32> %v16, i32 %a2)
  25   %v18 = getelementptr inbounds i8, ptr %a3, i32 32
  26   store <16 x i32> %v15, ptr %v18, align 64, !tbaa !4
  27   store <16 x i32> %v17, ptr %a3, align 64, !tbaa !4
  28   ret void
  29 }
  30
  31 ; Function Attrs: nounwind readnone
  32 declare <32 x i32> @llvm.hexagon.V6.vcombine(<16 x i32>, <16 x i32>) #1
  33
  34 ; Function Attrs: nounwind readnone
  35 declare <32 x i32> @llvm.hexagon.V6.vrmpybusi(<32 x i32>, i32, i32) #1
  36
  37 ; Function Attrs: nounwind readnone
  38 declare <16 x i32> @llvm.hexagon.V6.vasrwuhsat(<16 x i32>, <16 x i32>, i32) #1
  39
  40 ; Function Attrs: nounwind readnone
  41 declare <16 x i32> @llvm.hexagon.V6.hi(<32 x i32>) #1
  42
  43 ; Function Attrs: nounwind readnone
  44 declare <16 x i32> @llvm.hexagon.V6.lo(<32 x i32>) #1
  45
  46 ; Function Attrs: nounwind readnone
  47 define i32 @f1() #2 {
  48 b0:
  49   ret i32 0
  50 }
  51
  52 attributes #0 = { nounwind "target-cpu"="hexagonv60" "target-features"="+hvxv60,+hvx-length64b" }
  53 attributes #1 = { nounwind readnone }
  54 attributes #2 = { nounwind readnone "target-cpu"="hexagonv60" "target-features"="+hvxv60,+hvx-length64b" }
  55
  56 !0 = !{!1, !1, i64 0}
  57 !1 = !{!"long long", !2, i64 0}
  58 !2 = !{!"omnipotent char", !3, i64 0}
  59 !3 = !{!"Simple C/C++ TBAA"}
  60 !4 = !{!2, !2, i64 0}