[TableGen] Fix validateOperandClass for non Phyical Reg (#118146)
[llvm-project.git] / llvm / test / CodeGen / AArch64 / GlobalISel / legalize-shuffle-vector-widen-crash.ll
blobbe80886ed3efee42debcfdaa97d07f1b1c2b99f8
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 4
2 ; RUN: llc -global-isel -o - %s | FileCheck %s
3 target datalayout = "e-m:o-i64:64-i128:128-n32:64-S128"
4 target triple = "arm64-apple-macosx11.0.0"
6 declare i32 @llvm.aarch64.neon.uaddv.i32.v4i32(<4 x i32>) #0
8 define i32 @bar() {
9 ; CHECK-LABEL: bar:
10 ; CHECK:       ; %bb.0: ; %bb
11 ; CHECK-NEXT:    movi.2d v0, #0000000000000000
12 ; CHECK-NEXT:    umov.b w8, v0[0]
13 ; CHECK-NEXT:    umov.b w9, v0[1]
14 ; CHECK-NEXT:    mov.s v1[0], w8
15 ; CHECK-NEXT:    umov.b w8, v0[2]
16 ; CHECK-NEXT:    mov.s v1[1], w9
17 ; CHECK-NEXT:    umov.b w9, v0[3]
18 ; CHECK-NEXT:    movi.4s v0, #1
19 ; CHECK-NEXT:    mov.s v1[2], w8
20 ; CHECK-NEXT:    mov.s v1[3], w9
21 ; CHECK-NEXT:    and.16b v0, v1, v0
22 ; CHECK-NEXT:    addv.4s s0, v0
23 ; CHECK-NEXT:    fmov w0, s0
24 ; CHECK-NEXT:    ret
25 bb:
26   %shufflevector = shufflevector <8 x i1> zeroinitializer, <8 x i1> zeroinitializer, <4 x i32> <i32 0, i32 1, i32 2, i32 3>
27   %zext = zext <4 x i1> %shufflevector to <4 x i32>
28   %call = call i32 @llvm.aarch64.neon.uaddv.i32.v4i32(<4 x i32> %zext)
29   %icmp = icmp eq i32 %call, 0
30   br i1 %icmp, label %bb1, label %bb2
32 bb1:                                              ; preds = %bb2, %bb
33   ret i32 %call
35 bb2:                                              ; preds = %bb
36   %sext = sext i32 0 to i64
37   br label %bb1
40 attributes #0 = { nocallback nofree nosync nounwind willreturn memory(none) }