[TableGen] Fix validateOperandClass for non Phyical Reg (#118146)
[llvm-project.git] / llvm / test / CodeGen / AArch64 / GlobalISel / prelegalizer-combiner-icmp-to-true-false-known-bits.mir
blob8adf5b2d26bfa953337f67e253a22096a626d693
1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
2 # RUN: llc -debugify-and-strip-all-safe -mtriple aarch64 -run-pass=aarch64-prelegalizer-combiner --aarch64prelegalizercombiner-only-enable-rule="icmp_to_true_false_known_bits" -global-isel -verify-machineinstrs %s -o - | FileCheck %s
3 # REQUIRES: asserts
5 --- |
6   define i1 @eq_true(ptr %ptr) { unreachable }
7   define i1 @ne_true(ptr %ptr) { unreachable }
8   define i1 @sge_true(ptr %ptr) { unreachable }
9   define i1 @sgt_true(ptr %ptr) { unreachable }
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22   define i1 @slt_false(ptr %ptr) { unreachable }
23   define i1 @uge_false(ptr %ptr) { unreachable }
24   define i1 @ugt_false(ptr %ptr) { unreachable }
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26   define i1 @ult_false(ptr %ptr) { unreachable }
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29   define i1 @ne_unknown(ptr %ptr) { unreachable }
31   define i1 @vector_true(ptr %ptr) { unreachable }
32   define i1 @vector_false(ptr %ptr) { unreachable }
34   !0 = !{i32 1, i32 2}
35   !1 = !{i32 1, i32 3}
37 ...
38 ---
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58 ...
59 ---
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80 ...
81 ---
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370 name:            slt_false
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392 name:            uge_false
393 tracksRegLiveness: true
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