[TableGen] Fix validateOperandClass for non Phyical Reg (#118146)
[llvm-project.git] / llvm / test / CodeGen / AArch64 / GlobalISel / select-const-vector.mir
blob038c214a268d8a251995be9f8fa09a310f61ebcc
1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
2 # RUN: llc -mtriple=aarch64-- -run-pass=instruction-select -verify-machineinstrs %s -o - | FileCheck %s
3 ---
4 name:            test_constant_vec_pool_v2f64
5 alignment:       4
6 legalized:       true
7 regBankSelected: true
8 tracksRegLiveness: true
9 liveins:
10   - { reg: '$x0' }
11 frameInfo:
12   maxAlignment:    1
13 machineFunctionInfo: {}
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18     ; CHECK-LABEL: name: test_constant_vec_pool_v2f64
19     ; CHECK: liveins: $x0
20     ; CHECK: [[COPY:%[0-9]+]]:gpr64sp = COPY $x0
21     ; CHECK: [[ADRP:%[0-9]+]]:gpr64common = ADRP target-flags(aarch64-page) %const.0
22     ; CHECK: [[LDRQui:%[0-9]+]]:fpr128 = LDRQui [[ADRP]], target-flags(aarch64-pageoff, aarch64-nc) %const.0
23     ; CHECK: STRQui [[LDRQui]], [[COPY]], 0 :: (store (<2 x s64>))
24     ; CHECK: RET_ReallyLR
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26     %3:fpr(s64) = G_FCONSTANT double 5.000000e-01
27     %2:fpr(s64) = G_FCONSTANT double 1.600000e+01
28     %1:fpr(<2 x s64>) = G_BUILD_VECTOR %2(s64), %3(s64)
29     G_STORE %1(<2 x s64>), %0(p0) :: (store (<2 x s64>))
30     RET_ReallyLR
32 ...
33 ---
34 name:            test_constant_vec_pool_v4f32
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49     ; CHECK: [[COPY:%[0-9]+]]:gpr64sp = COPY $x0
50     ; CHECK: [[ADRP:%[0-9]+]]:gpr64common = ADRP target-flags(aarch64-page) %const.0
51     ; CHECK: [[LDRQui:%[0-9]+]]:fpr128 = LDRQui [[ADRP]], target-flags(aarch64-pageoff, aarch64-nc) %const.0
52     ; CHECK: STRQui [[LDRQui]], [[COPY]], 0 :: (store (<4 x s32>))
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57     %1:fpr(<4 x s32>) = G_BUILD_VECTOR %2(s32), %3(s32), %3(s32), %3(s32)
58     G_STORE %1(<4 x s32>), %0(p0) :: (store (<4 x s32>))
59     RET_ReallyLR
61 ...
62 ---
63 name:            test_constant_vec_pool_v2i64
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88     RET_ReallyLR
90 ...
91 ---
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110     ; CHECK: STRQui [[LDRQui]], [[COPY]], 0 :: (store (<4 x s32>))
111     ; CHECK: RET_ReallyLR
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117     RET_ReallyLR
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146     G_STORE %1(<2 x s32>), %0(p0) :: (store (<2 x s32>))
147     RET_ReallyLR