[TableGen] Fix validateOperandClass for non Phyical Reg (#118146)
[llvm-project.git] / llvm / test / CodeGen / AArch64 / GlobalISel / sink-and-fold-illegal-shift.ll
blobb9892fc31bedb5e7e786b8f8508f136cf9065676
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 3
2 ; RUN: llc -global-isel --aarch64-enable-sink-fold=true < %s | FileCheck %s
4 target triple = "aarch64-linux"
6 ; Test a non-LSL shift cannot be folded into the addressing mode.
7 define void @f(ptr %p, i64 %i) optsize {
8 ; CHECK-LABEL: f:
9 ; CHECK:       // %bb.0:
10 ; CHECK-NEXT:    add x8, x0, x1, asr #32
11 ; CHECK-NEXT:    strb wzr, [x8]
12 ; CHECK-NEXT:    ret
13         %d = ashr i64 %i, 32
14         %a = getelementptr i8, ptr %p, i64 %d
15         store i8 0, ptr %a
16         ret void