[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / AArch64 / machine-outliner-mapping-stats.mir
blob5482aa79ed2b498a9e20ab5cc6f1f0116174aab4
1 # RUN: llc -mtriple=aarch64 -run-pass=machine-outliner -verify-machineinstrs -stats %s -o - 2>&1 | FileCheck %s
2 # REQUIRES: asserts
4 # Check that instruction mapping stats work.
6 # We ought to map all of the instructions (5 of them) as legal, and then
7 # terminate the string with a single illegal character. Debug instructions are
8 # always invisible, and don't contribute to the length of the string.
10 # CHECK: 1 machine-outliner - Unoutlinable instructions mapped + number of sentinel values
11 # CHECK: 1 machine-outliner - Invisible instructions skipped during mapping
12 # CHECK: 5 machine-outliner - Outlinable instructions mapped
13 # CHECK: 1 machine-outliner - Sentinel values inserted during mapping
14 # CHECK: 6 machine-outliner - Total number of instructions mapped and saved to mapping vector
16 ...
17 ---
18 name:            test
19 tracksRegLiveness: true
20 machineFunctionInfo:
21   hasRedZone:      false
22 body:             |
23   bb.0:
24   liveins: $lr
25     $x0 = ORRXri $xzr, 1
26     $x1 = ORRXri $xzr, 1
27     $x2 = ORRXri $xzr, 1
28     DBG_VALUE $x3, $noreg
29     $x3 = ORRXri $xzr, 1
30     RET undef $lr