[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / AArch64 / macro-fusion.ll
blobb9a263fe2e23a5f5592f04903ba89a3994d47607
1 ; REQUIRES: asserts
2 ; RUN: llc < %s -mtriple=aarch64-linux-gnu -mattr=+fuse-arith-logic -verify-misched -debug-only=machine-scheduler 2>&1 > /dev/null | FileCheck %s
4 ; Verify that, the macro-fusion creates the necessary dependencies between SUs and
5 ; only 2 SU's are fused at most.
6 define signext i32 @test(i32 signext %a, i32 signext %b, i32 signext %c, i32 signext %d) {
7 entry:
8 ; CHECK: ********** MI Scheduling **********
9 ; CHECK-LABEL: %bb.0 entry 
10 ; CHECK: Macro fuse: SU([[SU4:[0-9]+]]) - SU([[SU5:[0-9]+]])
11 ; CHECK: Bind SU([[SU1:[0-9]+]]) - SU([[SU4]])
12 ; CHECK-NOT: Macro fuse:
13 ; CHECK: SU([[SU1]]):   %{{[0-9]+}}:gpr32 = COPY $w2
14 ; CHECK: SU([[SU4]]):   %{{[0-9]+}}:gpr32 = nsw ADDWrr
15 ; CHECK: SU([[SU5]]):   %{{[0-9]+}}:gpr32 = nsw ADDWrr
16   %add = add nsw i32 %b, %a
17   %add1 = add nsw i32 %add, %c
18   %sub = sub nsw i32 %add1, %d
19   ret i32 %sub