[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / AArch64 / nest-register.ll
blob1e1c1b044bab653d4d73c6ce5e4f51ce0ff44964
1 ; RUN: llc -disable-post-ra -verify-machineinstrs < %s -mtriple=aarch64-none-linux-gnu | FileCheck %s
3 ; Tests that the 'nest' parameter attribute causes the relevant parameter to be
4 ; passed in the right register.
6 define ptr @nest_receiver(ptr nest %arg) nounwind {
7 ; CHECK-LABEL: nest_receiver:
8 ; CHECK-NEXT: // %bb.0:
9 ; CHECK-NEXT: mov x0, x18
10 ; CHECK-NEXT: ret
12   ret ptr %arg
15 define ptr @nest_caller(ptr %arg) nounwind {
16 ; CHECK-LABEL: nest_caller:
17 ; CHECK: mov x18, x0
18 ; CHECK-NEXT: bl nest_receiver
19 ; CHECK: ret
21   %result = call ptr @nest_receiver(ptr nest %arg)
22   ret ptr %result