[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / AArch64 / pr55178.ll
bloba4d7c72815c3a47e17b8a3e6af6b06ddae714688
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
2 ; RUN: llc < %s -mtriple=aarch64-unknown-linux-gnu | FileCheck %s
4 ; This used to generate incorrect code because we sign extended
5 ; the undef to undef instead of to 0.
7 define i1 @test14(i8 %X) {
8 ; CHECK-LABEL: test14:
9 ; CHECK:       // %bb.0:
10 ; CHECK-NEXT:    mov w0, wzr
11 ; CHECK-NEXT:    ret
12   %1 = shl i8 -113, %X
13   %cmp = icmp slt i8 undef, %1
14   ret i1 %cmp