[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / AArch64 / regress-combine-extract-vectors.ll
blob41dae74c0bd3049acfcf629a581a05fef1ef3953
1 ; RUN: llc -asm-verbose=0 -mtriple aarch64 < %s | FileCheck %s
3 ; The following code previously broke in the DAGCombiner. Specifically, trying to combine:
4 ; extract_vector_elt (concat_vectors v4i16:a, v4i16:b), x
5 ;   -> extract_vector_elt a, x
7 define half @test_combine_extract_concat_vectors(<4 x i16> %a) nounwind {
8 entry:
9   %0 = shufflevector <4 x i16> %a, <4 x i16> undef, <8 x i32> <i32 0, i32 1, i32 2, i32 3, i32 4, i32 5, i32 6, i32 7>
10   %1 = bitcast <8 x i16> %0 to <8 x half>
11   %2 = extractelement <8 x half> %1, i32 3
12   ret half %2
15 ; CHECK-LABEL: test_combine_extract_concat_vectors:
16 ; CHECK-NEXT: mov h0, v0.h[3]
17 ; CHECK-NEXT: ret