[TableGen] Fix validateOperandClass for non Phyical Reg (#118146)
[llvm-project.git] / llvm / test / CodeGen / M68k / CConv / fastcc-args.ll
blob12ba97e261787d686ec36043333e957da56dbec8
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
2 ; RUN: llc < %s -mtriple=m68k-pc-linux -relocation-model=pic -verify-machineinstrs | FileCheck %s
5 ; C Call passes all arguments on stack ...
6 define fastcc void @test1(ptr nocapture %out, i32 %in) nounwind {
7 ; CHECK-LABEL: test1:
8 ; CHECK:       ; %bb.0: ; %entry
9 ; CHECK-NEXT:    move.l %d0, (%a0)
10 ; CHECK-NEXT:    rts
11 entry:
12   store i32 %in, ptr %out, align 4
13   ret void
16 define fastcc void @test2(ptr nocapture %pOut, ptr nocapture %pIn) nounwind {
17 ; CHECK-LABEL: test2:
18 ; CHECK:       ; %bb.0: ; %entry
19 ; CHECK-NEXT:    move.l (%a1), (%a0)
20 ; CHECK-NEXT:    rts
21 entry:
22   %0 = load i32, ptr %pIn, align 4
23   store i32 %0, ptr %pOut, align 4
24   ret void
27 define fastcc i32 @test3(i32 %a, i32 %b, i32 %c, i32 %d, i32 %e) nounwind {
28 ; CHECK-LABEL: test3:
29 ; CHECK:       ; %bb.0:
30 ; CHECK-NEXT:    add.l %d1, %d0
31 ; CHECK-NEXT:    add.l %a0, %d0
32 ; CHECK-NEXT:    add.l %a1, %d0
33 ; CHECK-NEXT:    add.l (4,%sp), %d0
34 ; CHECK-NEXT:    rts
35   %1 = add i32 %a, %b
36   %2 = add i32 %1, %c
37   %3 = add i32 %2, %d
38   %4 = add i32 %3, %e
39   ret i32 %4