[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / CodeGen / PowerPC / mcm-10.ll
blob4fa4db47f0565faf8e3e6eb85ace90c73814a972
1 ; RUN: llc -verify-machineinstrs -mcpu=pwr7 -O1 -code-model=medium <%s | FileCheck %s
3 ; Test peephole optimization for medium code model (32-bit TOC offsets)
4 ; for loading and storing a static variable scoped to a function.
6 target datalayout = "E-p:64:64:64-i1:8:8-i8:8:8-i16:16:16-i32:32:32-i64:64:64-f32:32:32-f64:64:64-f128:128:128-v128:128:128-n32:64"
7 target triple = "powerpc64-unknown-linux-gnu"
9 @test_fn_static.si = internal global i32 0, align 4
11 define signext i32 @test_fn_static() nounwind {
12 entry:
13   %0 = load i32, ptr @test_fn_static.si, align 4
14   %inc = add nsw i32 %0, 1
15   store i32 %inc, ptr @test_fn_static.si, align 4
16   ret i32 %0
19 ; CHECK-LABEL: test_fn_static:
20 ; CHECK: addis [[REG1:[0-9]+]], 2, [[VAR:[a-z0-9A-Z_.]+]]@toc@ha
21 ; CHECK: lwa {{[0-9]+}}, [[VAR]]@toc@l([[REG1]])
22 ; CHECK-NOT: extsw
23 ; CHECK: stw {{[0-9]+}}, [[VAR]]@toc@l([[REG1]])
24 ; CHECK: .type [[VAR]],@object
25 ; CHECK: .lcomm [[VAR]],4,4