[RISCV][VLOPT] Add vector narrowing integer right shift instructions to isSupportedIn...
[llvm-project.git] / llvm / test / tools / UpdateTestChecks / update_mir_test_checks / Inputs / multiple-defs.mir.expected
blob61428b94d459dba30b60b27c14965e23b062c304
1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
2 # RUN: llc -mtriple=x86_64 -run-pass=none -verify-machineinstrs %s -o - | FileCheck %s
4 ---
5 name: test
6 body: |
7   bb.0:
8     ; CHECK-LABEL: name: test
9     ; CHECK: [[DEF:%[0-9]+]]:gr32 = IMPLICIT_DEF
10     ; CHECK-NEXT: [[DEF1:%[0-9]+]]:gr32 = IMPLICIT_DEF
11     ; CHECK-NEXT: [[DEF:%[0-9]+]]:gr32 = IMPLICIT_DEF
12     ; CHECK-NEXT: [[DEF2:%[0-9]+]]:gr32 = IMPLICIT_DEF
13     ; CHECK-NEXT: KILL [[DEF]], [[DEF2]]
14     %0:gr32 = IMPLICIT_DEF
15     %1:gr32 = IMPLICIT_DEF
16     %0:gr32 = IMPLICIT_DEF
17     %2:gr32 = IMPLICIT_DEF
18     KILL %0, %2
19 ...