llvm/test/CodeGen/Hexagon/v6-vecpred-copy.ll

   1 ; RUN: llc -march=hexagon -O0 < %s | FileCheck %s
   2 ; RUN: llc -march=hexagon -O2 < %s | FileCheck %s
   3
   4 ; CHECK: v{{[0-9]*}} = vxor(v{{[0-9]*}},v{{[0-9]*}})
   5 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.b += v{{[0-9]*}}.b
   6 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.b -= v{{[0-9]*}}.b
   7 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.h += v{{[0-9]*}}.h
   8 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.h -= v{{[0-9]*}}.h
   9 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.w += v{{[0-9]*}}.w
  10 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.w -= v{{[0-9]*}}.w
  11 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.b += v{{[0-9]*}}.b
  12 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.b -= v{{[0-9]*}}.b
  13 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.h += v{{[0-9]*}}.h
  14 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.h -= v{{[0-9]*}}.h
  15 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.w += v{{[0-9]*}}.w
  16 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.w -= v{{[0-9]*}}.w
  17
  18 target triple = "hexagon"
  19
  20 @g0 = common global <16 x i32> zeroinitializer, align 64
  21 @g1 = common global <16 x i32> zeroinitializer, align 64
  22 @g2 = common global <16 x i32> zeroinitializer, align 64
  23 @g3 = common global <16 x i32> zeroinitializer, align 64
  24
  25 ; Function Attrs: nounwind
  26 define i32 @f0() #0 {
  27 b0:
  28   %v0 = call <16 x i32> @llvm.hexagon.V6.vd0()
  29   store <16 x i32> %v0, ptr @g0, align 64
  30   %v1 = call <16 x i32> @llvm.hexagon.V6.vd0()
  31   store <16 x i32> %v1, ptr @g1, align 64
  32   %v2 = call <16 x i32> @llvm.hexagon.V6.vd0()
  33   store <16 x i32> %v2, ptr @g2, align 64
  34   %v3 = load <16 x i32>, ptr @g3, align 64
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  39   store <16 x i32> %v7, ptr @g2, align 64
  40   %v8 = load <16 x i32>, ptr @g3, align 64
  41   %v9 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v8, i32 -1)
  42   %v10 = load <16 x i32>, ptr @g2, align 64
  43   %v11 = load <16 x i32>, ptr @g1, align 64
  44   %v12 = call <16 x i32> @llvm.hexagon.V6.vsubbq(<64 x i1> %v9, <16 x i32> %v10, <16 x i32> %v11)
  45   store <16 x i32> %v12, ptr @g2, align 64
  46   %v13 = load <16 x i32>, ptr @g3, align 64
  47   %v14 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v13, i32 -1)
  48   %v15 = load <16 x i32>, ptr @g2, align 64
  49   %v16 = load <16 x i32>, ptr @g1, align 64
  50   %v17 = call <16 x i32> @llvm.hexagon.V6.vaddhq(<64 x i1> %v14, <16 x i32> %v15, <16 x i32> %v16)
  51   store <16 x i32> %v17, ptr @g2, align 64
  52   %v18 = load <16 x i32>, ptr @g3, align 64
  53   %v19 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v18, i32 -1)
  54   %v20 = load <16 x i32>, ptr @g2, align 64
  55   %v21 = load <16 x i32>, ptr @g1, align 64
  56   %v22 = call <16 x i32> @llvm.hexagon.V6.vsubhq(<64 x i1> %v19, <16 x i32> %v20, <16 x i32> %v21)
  57   store <16 x i32> %v22, ptr @g2, align 64
  58   %v23 = load <16 x i32>, ptr @g3, align 64
  59   %v24 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v23, i32 -1)
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  63   store <16 x i32> %v27, ptr @g2, align 64
  64   %v28 = load <16 x i32>, ptr @g3, align 64
  65   %v29 = tail call <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32> %v28, i32 -1)
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  68   %v32 = call <16 x i32> @llvm.hexagon.V6.vsubwq(<64 x i1> %v29, <16 x i32> %v30, <16 x i32> %v31)
  69   store <16 x i32> %v32, ptr @g2, align 64
  70   %v33 = load <16 x i32>, ptr @g3, align 64
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  99   store <16 x i32> %v57, ptr @g2, align 64
 100   %v58 = load <16 x i32>, ptr @g3, align 64
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 105   store <16 x i32> %v62, ptr @g2, align 64
 106   ret i32 0
 107 }
 108
 109 ; Function Attrs: nounwind readnone
 110 declare <16 x i32> @llvm.hexagon.V6.vd0() #1
 111
 112 ; Function Attrs: nounwind readnone
 113 declare <16 x i32> @llvm.hexagon.V6.vaddbq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 116 declare <16 x i32> @llvm.hexagon.V6.vsubbq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 119 declare <16 x i32> @llvm.hexagon.V6.vaddhq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 131 declare <16 x i32> @llvm.hexagon.V6.vaddbnq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 140 declare <16 x i32> @llvm.hexagon.V6.vsubhnq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 143 declare <16 x i32> @llvm.hexagon.V6.vaddwnq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 146 declare <16 x i32> @llvm.hexagon.V6.vsubwnq(<64 x i1>, <16 x i32>, <16 x i32>) #1
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 149 declare <64 x i1> @llvm.hexagon.V6.vandvrt(<16 x i32>, i32) #1
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