llvm/test/CodeGen/AArch64/sve-intrinsics-logical-undef.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mattr=+sve < %s | FileCheck %s
   3
   4 target triple = "aarch64-unknown-linux-gnu"
   5
   6 ;
   7 ; AND
   8 ;
   9
  10 define <vscale x 16 x i8> @and_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
  11 ; CHECK-LABEL: and_i8:
  12 ; CHECK:       // %bb.0:
  13 ; CHECK-NEXT:    and z0.d, z0.d, z1.d
  14 ; CHECK-NEXT:    ret
  15   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.and.u.nxv16i8(<vscale x 16 x i1> %pg,
  16                                                                  <vscale x 16 x i8> %a,
  17                                                                  <vscale x 16 x i8> %b)
  18   ret <vscale x 16 x i8> %out
  19 }
  20
  21 define <vscale x 8 x i16> @and_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
  22 ; CHECK-LABEL: and_i16:
  23 ; CHECK:       // %bb.0:
  24 ; CHECK-NEXT:    and z0.d, z0.d, z1.d
  25 ; CHECK-NEXT:    ret
  26   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.and.u.nxv8i16(<vscale x 8 x i1> %pg,
  27                                                                  <vscale x 8 x i16> %a,
  28                                                                  <vscale x 8 x i16> %b)
  29   ret <vscale x 8 x i16> %out
  30 }
  31
  32 define <vscale x 4 x i32> @and_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
  33 ; CHECK-LABEL: and_i32:
  34 ; CHECK:       // %bb.0:
  35 ; CHECK-NEXT:    and z0.d, z0.d, z1.d
  36 ; CHECK-NEXT:    ret
  37   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.and.u.nxv4i32(<vscale x 4 x i1> %pg,
  38                                                                  <vscale x 4 x i32> %a,
  39                                                                  <vscale x 4 x i32> %b)
  40   ret <vscale x 4 x i32> %out
  41 }
  42
  43 define <vscale x 2 x i64> @and_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
  44 ; CHECK-LABEL: and_i64:
  45 ; CHECK:       // %bb.0:
  46 ; CHECK-NEXT:    and z0.d, z0.d, z1.d
  47 ; CHECK-NEXT:    ret
  48   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.and.u.nxv2i64(<vscale x 2 x i1> %pg,
  49                                                                  <vscale x 2 x i64> %a,
  50                                                                  <vscale x 2 x i64> %b)
  51   ret <vscale x 2 x i64> %out
  52 }
  53
  54 ;
  55 ; AND (immediate)
  56 ;
  57
  58 define <vscale x 16 x i8> @and_imm_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
  59 ; CHECK-LABEL: and_imm_i8:
  60 ; CHECK:       // %bb.0:
  61 ; CHECK-NEXT:    and z0.b, z0.b, #0x3
  62 ; CHECK-NEXT:    ret
  63   %imm = insertelement <vscale x 16 x i8> undef, i8 3, i32 0
  64   %imm.splat = shufflevector <vscale x 16 x i8> %imm, <vscale x 16 x i8> undef, <vscale x 16 x i32> zeroinitializer
  65   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.and.u.nxv16i8(<vscale x 16 x i1> %pg,
  66                                                                  <vscale x 16 x i8> %a,
  67                                                                  <vscale x 16 x i8> %imm.splat)
  68   ret <vscale x 16 x i8> %out
  69 }
  70
  71 define <vscale x 8 x i16> @and_imm_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
  72 ; CHECK-LABEL: and_imm_i16:
  73 ; CHECK:       // %bb.0:
  74 ; CHECK-NEXT:    and z0.h, z0.h, #0x4
  75 ; CHECK-NEXT:    ret
  76   %imm = insertelement <vscale x 8 x i16> undef, i16 4, i32 0
  77   %imm.splat = shufflevector <vscale x 8 x i16> %imm, <vscale x 8 x i16> undef, <vscale x 8 x i32> zeroinitializer
  78   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.and.u.nxv8i16(<vscale x 8 x i1> %pg,
  79                                                                  <vscale x 8 x i16> %a,
  80                                                                  <vscale x 8 x i16> %imm.splat)
  81   ret <vscale x 8 x i16> %out
  82 }
  83
  84 define <vscale x 4 x i32> @and_imm_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
  85 ; CHECK-LABEL: and_imm_i32:
  86 ; CHECK:       // %bb.0:
  87 ; CHECK-NEXT:    and z0.s, z0.s, #0x10
  88 ; CHECK-NEXT:    ret
  89   %imm = insertelement <vscale x 4 x i32> undef, i32 16, i32 0
  90   %imm.splat = shufflevector <vscale x 4 x i32> %imm, <vscale x 4 x i32> undef, <vscale x 4 x i32> zeroinitializer
  91   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.and.u.nxv4i32(<vscale x 4 x i1> %pg,
  92                                                                  <vscale x 4 x i32> %a,
  93                                                                  <vscale x 4 x i32> %imm.splat)
  94   ret <vscale x 4 x i32> %out
  95 }
  96
  97 define <vscale x 2 x i64> @and_imm_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
  98 ; CHECK-LABEL: and_imm_i64:
  99 ; CHECK:       // %bb.0:
 100 ; CHECK-NEXT:    and z0.d, z0.d, #0x20
 101 ; CHECK-NEXT:    ret
 102   %imm = insertelement <vscale x 2 x i64> undef, i64 32, i32 0
 103   %imm.splat = shufflevector <vscale x 2 x i64> %imm, <vscale x 2 x i64> undef, <vscale x 2 x i32> zeroinitializer
 104   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.and.u.nxv2i64(<vscale x 2 x i1> %pg,
 105                                                                  <vscale x 2 x i64> %a,
 106                                                                  <vscale x 2 x i64> %imm.splat)
 107   ret <vscale x 2 x i64> %out
 108 }
 109
 110 ;
 111 ; EOR
 112 ;
 113
 114 define <vscale x 16 x i8> @eor_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 115 ; CHECK-LABEL: eor_i8:
 116 ; CHECK:       // %bb.0:
 117 ; CHECK-NEXT:    eor z0.d, z0.d, z1.d
 118 ; CHECK-NEXT:    ret
 119   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.eor.u.nxv16i8(<vscale x 16 x i1> %pg,
 120                                                                  <vscale x 16 x i8> %a,
 121                                                                  <vscale x 16 x i8> %b)
 122   ret <vscale x 16 x i8> %out
 123 }
 124
 125 define <vscale x 8 x i16> @eor_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 126 ; CHECK-LABEL: eor_i16:
 127 ; CHECK:       // %bb.0:
 128 ; CHECK-NEXT:    eor z0.d, z0.d, z1.d
 129 ; CHECK-NEXT:    ret
 130   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.eor.u.nxv8i16(<vscale x 8 x i1> %pg,
 131                                                                  <vscale x 8 x i16> %a,
 132                                                                  <vscale x 8 x i16> %b)
 133   ret <vscale x 8 x i16> %out
 134 }
 135
 136 define <vscale x 4 x i32> @eor_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 137 ; CHECK-LABEL: eor_i32:
 138 ; CHECK:       // %bb.0:
 139 ; CHECK-NEXT:    eor z0.d, z0.d, z1.d
 140 ; CHECK-NEXT:    ret
 141   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.eor.u.nxv4i32(<vscale x 4 x i1> %pg,
 142                                                                  <vscale x 4 x i32> %a,
 143                                                                  <vscale x 4 x i32> %b)
 144   ret <vscale x 4 x i32> %out
 145 }
 146
 147 define <vscale x 2 x i64> @eor_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 148 ; CHECK-LABEL: eor_i64:
 149 ; CHECK:       // %bb.0:
 150 ; CHECK-NEXT:    eor z0.d, z0.d, z1.d
 151 ; CHECK-NEXT:    ret
 152   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.eor.u.nxv2i64(<vscale x 2 x i1> %pg,
 153                                                                  <vscale x 2 x i64> %a,
 154                                                                  <vscale x 2 x i64> %b)
 155   ret <vscale x 2 x i64> %out
 156 }
 157
 158 ;
 159 ; EOR (immediate)
 160 ;
 161
 162 define <vscale x 16 x i8> @eor_imm_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 163 ; CHECK-LABEL: eor_imm_i8:
 164 ; CHECK:       // %bb.0:
 165 ; CHECK-NEXT:    eor z0.b, z0.b, #0x7
 166 ; CHECK-NEXT:    ret
 167   %imm = insertelement <vscale x 16 x i8> undef, i8 7, i32 0
 168   %imm.splat = shufflevector <vscale x 16 x i8> %imm, <vscale x 16 x i8> undef, <vscale x 16 x i32> zeroinitializer
 169   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.eor.u.nxv16i8(<vscale x 16 x i1> %pg,
 170                                                                  <vscale x 16 x i8> %a,
 171                                                                  <vscale x 16 x i8> %imm.splat)
 172   ret <vscale x 16 x i8> %out
 173 }
 174
 175 define <vscale x 8 x i16> @eor_imm_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 176 ; CHECK-LABEL: eor_imm_i16:
 177 ; CHECK:       // %bb.0:
 178 ; CHECK-NEXT:    eor z0.h, z0.h, #0x8
 179 ; CHECK-NEXT:    ret
 180   %imm = insertelement <vscale x 8 x i16> undef, i16 8, i32 0
 181   %imm.splat = shufflevector <vscale x 8 x i16> %imm, <vscale x 8 x i16> undef, <vscale x 8 x i32> zeroinitializer
 182   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.eor.u.nxv8i16(<vscale x 8 x i1> %pg,
 183                                                                  <vscale x 8 x i16> %a,
 184                                                                  <vscale x 8 x i16> %imm.splat)
 185   ret <vscale x 8 x i16> %out
 186 }
 187
 188 define <vscale x 4 x i32> @eor_imm_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 189 ; CHECK-LABEL: eor_imm_i32:
 190 ; CHECK:       // %bb.0:
 191 ; CHECK-NEXT:    eor z0.s, z0.s, #0x10
 192 ; CHECK-NEXT:    ret
 193   %imm = insertelement <vscale x 4 x i32> undef, i32 16, i32 0
 194   %imm.splat = shufflevector <vscale x 4 x i32> %imm, <vscale x 4 x i32> undef, <vscale x 4 x i32> zeroinitializer
 195   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.eor.u.nxv4i32(<vscale x 4 x i1> %pg,
 196                                                                  <vscale x 4 x i32> %a,
 197                                                                  <vscale x 4 x i32> %imm.splat)
 198   ret <vscale x 4 x i32> %out
 199 }
 200
 201 define <vscale x 2 x i64> @eor_imm_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 202 ; CHECK-LABEL: eor_imm_i64:
 203 ; CHECK:       // %bb.0:
 204 ; CHECK-NEXT:    eor z0.d, z0.d, #0x20
 205 ; CHECK-NEXT:    ret
 206   %imm = insertelement <vscale x 2 x i64> undef, i64 32, i32 0
 207   %imm.splat = shufflevector <vscale x 2 x i64> %imm, <vscale x 2 x i64> undef, <vscale x 2 x i32> zeroinitializer
 208   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.eor.u.nxv2i64(<vscale x 2 x i1> %pg,
 209                                                                  <vscale x 2 x i64> %a,
 210                                                                  <vscale x 2 x i64> %imm.splat)
 211   ret <vscale x 2 x i64> %out
 212 }
 213
 214 ;
 215 ; ORR
 216 ;
 217
 218 define <vscale x 16 x i8> @orr_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 219 ; CHECK-LABEL: orr_i8:
 220 ; CHECK:       // %bb.0:
 221 ; CHECK-NEXT:    orr z0.d, z0.d, z1.d
 222 ; CHECK-NEXT:    ret
 223   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.orr.u.nxv16i8(<vscale x 16 x i1> %pg,
 224                                                                  <vscale x 16 x i8> %a,
 225                                                                  <vscale x 16 x i8> %b)
 226   ret <vscale x 16 x i8> %out
 227 }
 228
 229 define <vscale x 8 x i16> @orr_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 230 ; CHECK-LABEL: orr_i16:
 231 ; CHECK:       // %bb.0:
 232 ; CHECK-NEXT:    orr z0.d, z0.d, z1.d
 233 ; CHECK-NEXT:    ret
 234   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.orr.u.nxv8i16(<vscale x 8 x i1> %pg,
 235                                                                  <vscale x 8 x i16> %a,
 236                                                                  <vscale x 8 x i16> %b)
 237   ret <vscale x 8 x i16> %out
 238 }
 239
 240 define <vscale x 4 x i32> @orr_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 241 ; CHECK-LABEL: orr_i32:
 242 ; CHECK:       // %bb.0:
 243 ; CHECK-NEXT:    orr z0.d, z0.d, z1.d
 244 ; CHECK-NEXT:    ret
 245   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.orr.u.nxv4i32(<vscale x 4 x i1> %pg,
 246                                                                  <vscale x 4 x i32> %a,
 247                                                                  <vscale x 4 x i32> %b)
 248   ret <vscale x 4 x i32> %out
 249 }
 250
 251 define <vscale x 2 x i64> @orr_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 252 ; CHECK-LABEL: orr_i64:
 253 ; CHECK:       // %bb.0:
 254 ; CHECK-NEXT:    orr z0.d, z0.d, z1.d
 255 ; CHECK-NEXT:    ret
 256   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.orr.u.nxv2i64(<vscale x 2 x i1> %pg,
 257                                                                  <vscale x 2 x i64> %a,
 258                                                                  <vscale x 2 x i64> %b)
 259   ret <vscale x 2 x i64> %out
 260 }
 261
 262 ;
 263 ; ORR (immediate)
 264 ;
 265
 266 define <vscale x 16 x i8> @orr_imm_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 267 ; CHECK-LABEL: orr_imm_i8:
 268 ; CHECK:       // %bb.0:
 269 ; CHECK-NEXT:    orr z0.b, z0.b, #0x8
 270 ; CHECK-NEXT:    ret
 271   %imm = insertelement <vscale x 16 x i8> undef, i8 8, i32 0
 272   %imm.splat = shufflevector <vscale x 16 x i8> %imm, <vscale x 16 x i8> undef, <vscale x 16 x i32> zeroinitializer
 273   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.orr.u.nxv16i8(<vscale x 16 x i1> %pg,
 274                                                                  <vscale x 16 x i8> %a,
 275                                                                  <vscale x 16 x i8> %imm.splat)
 276   ret <vscale x 16 x i8> %out
 277 }
 278
 279 define <vscale x 8 x i16> @orr_imm_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 280 ; CHECK-LABEL: orr_imm_i16:
 281 ; CHECK:       // %bb.0:
 282 ; CHECK-NEXT:    orr z0.h, z0.h, #0xc
 283 ; CHECK-NEXT:    ret
 284   %imm = insertelement <vscale x 8 x i16> undef, i16 12, i32 0
 285   %imm.splat = shufflevector <vscale x 8 x i16> %imm, <vscale x 8 x i16> undef, <vscale x 8 x i32> zeroinitializer
 286   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.orr.u.nxv8i16(<vscale x 8 x i1> %pg,
 287                                                                  <vscale x 8 x i16> %a,
 288                                                                  <vscale x 8 x i16> %imm.splat)
 289   ret <vscale x 8 x i16> %out
 290 }
 291
 292 define <vscale x 4 x i32> @orr_imm_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 293 ; CHECK-LABEL: orr_imm_i32:
 294 ; CHECK:       // %bb.0:
 295 ; CHECK-NEXT:    orr z0.s, z0.s, #0x10
 296 ; CHECK-NEXT:    ret
 297   %imm = insertelement <vscale x 4 x i32> undef, i32 16, i32 0
 298   %imm.splat = shufflevector <vscale x 4 x i32> %imm, <vscale x 4 x i32> undef, <vscale x 4 x i32> zeroinitializer
 299   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.orr.u.nxv4i32(<vscale x 4 x i1> %pg,
 300                                                                  <vscale x 4 x i32> %a,
 301                                                                  <vscale x 4 x i32> %imm.splat)
 302   ret <vscale x 4 x i32> %out
 303 }
 304
 305 define <vscale x 2 x i64> @orr_imm_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 306 ; CHECK-LABEL: orr_imm_i64:
 307 ; CHECK:       // %bb.0:
 308 ; CHECK-NEXT:    orr z0.d, z0.d, #0x20
 309 ; CHECK-NEXT:    ret
 310   %imm = insertelement <vscale x 2 x i64> undef, i64 32, i32 0
 311   %imm.splat = shufflevector <vscale x 2 x i64> %imm, <vscale x 2 x i64> undef, <vscale x 2 x i32> zeroinitializer
 312   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.orr.u.nxv2i64(<vscale x 2 x i1> %pg,
 313                                                                  <vscale x 2 x i64> %a,
 314                                                                  <vscale x 2 x i64> %imm.splat)
 315   ret <vscale x 2 x i64> %out
 316 }
 317
 318 ;
 319 ; BIC
 320 ;
 321
 322 define <vscale x 16 x i8> @bic_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a, <vscale x 16 x i8> %b) {
 323 ; CHECK-LABEL: bic_i8:
 324 ; CHECK:       // %bb.0:
 325 ; CHECK-NEXT:    bic z0.d, z0.d, z1.d
 326 ; CHECK-NEXT:    ret
 327   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.bic.u.nxv16i8(<vscale x 16 x i1> %pg,
 328                                                                  <vscale x 16 x i8> %a,
 329                                                                  <vscale x 16 x i8> %b)
 330   ret <vscale x 16 x i8> %out
 331 }
 332
 333 define <vscale x 8 x i16> @bic_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a, <vscale x 8 x i16> %b) {
 334 ; CHECK-LABEL: bic_i16:
 335 ; CHECK:       // %bb.0:
 336 ; CHECK-NEXT:    bic z0.d, z0.d, z1.d
 337 ; CHECK-NEXT:    ret
 338   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.bic.u.nxv8i16(<vscale x 8 x i1> %pg,
 339                                                                  <vscale x 8 x i16> %a,
 340                                                                  <vscale x 8 x i16> %b)
 341   ret <vscale x 8 x i16> %out
 342 }
 343
 344 define <vscale x 4 x i32> @bic_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a, <vscale x 4 x i32> %b) {
 345 ; CHECK-LABEL: bic_i32:
 346 ; CHECK:       // %bb.0:
 347 ; CHECK-NEXT:    bic z0.d, z0.d, z1.d
 348 ; CHECK-NEXT:    ret
 349   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.bic.u.nxv4i32(<vscale x 4 x i1> %pg,
 350                                                                  <vscale x 4 x i32> %a,
 351                                                                  <vscale x 4 x i32> %b)
 352   ret <vscale x 4 x i32> %out
 353 }
 354
 355 define <vscale x 2 x i64> @bic_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a, <vscale x 2 x i64> %b) {
 356 ; CHECK-LABEL: bic_i64:
 357 ; CHECK:       // %bb.0:
 358 ; CHECK-NEXT:    bic z0.d, z0.d, z1.d
 359 ; CHECK-NEXT:    ret
 360   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.bic.u.nxv2i64(<vscale x 2 x i1> %pg,
 361                                                                  <vscale x 2 x i64> %a,
 362                                                                  <vscale x 2 x i64> %b)
 363   ret <vscale x 2 x i64> %out
 364 }
 365
 366 ;
 367 ; BIC (immediate)
 368 ;
 369
 370 define <vscale x 16 x i8> @bic_imm_i8(<vscale x 16 x i1> %pg, <vscale x 16 x i8> %a) {
 371 ; CHECK-LABEL: bic_imm_i8:
 372 ; CHECK:       // %bb.0:
 373 ; CHECK-NEXT:    and z0.b, z0.b, #0xf8
 374 ; CHECK-NEXT:    ret
 375   %imm = insertelement <vscale x 16 x i8> undef, i8 7, i32 0
 376   %imm.splat = shufflevector <vscale x 16 x i8> %imm, <vscale x 16 x i8> undef, <vscale x 16 x i32> zeroinitializer
 377   %out = call <vscale x 16 x i8> @llvm.aarch64.sve.bic.u.nxv16i8(<vscale x 16 x i1> %pg,
 378                                                                  <vscale x 16 x i8> %a,
 379                                                                  <vscale x 16 x i8> %imm.splat)
 380   ret <vscale x 16 x i8> %out
 381 }
 382
 383 define <vscale x 8 x i16> @bic_imm_i16(<vscale x 8 x i1> %pg, <vscale x 8 x i16> %a) {
 384 ; CHECK-LABEL: bic_imm_i16:
 385 ; CHECK:       // %bb.0:
 386 ; CHECK-NEXT:    and z0.h, z0.h, #0xfff7
 387 ; CHECK-NEXT:    ret
 388   %imm = insertelement <vscale x 8 x i16> undef, i16 8, i32 0
 389   %imm.splat = shufflevector <vscale x 8 x i16> %imm, <vscale x 8 x i16> undef, <vscale x 8 x i32> zeroinitializer
 390   %out = call <vscale x 8 x i16> @llvm.aarch64.sve.bic.u.nxv8i16(<vscale x 8 x i1> %pg,
 391                                                                  <vscale x 8 x i16> %a,
 392                                                                  <vscale x 8 x i16> %imm.splat)
 393   ret <vscale x 8 x i16> %out
 394 }
 395
 396 define <vscale x 4 x i32> @bic_imm_i32(<vscale x 4 x i1> %pg, <vscale x 4 x i32> %a) {
 397 ; CHECK-LABEL: bic_imm_i32:
 398 ; CHECK:       // %bb.0:
 399 ; CHECK-NEXT:    and z0.s, z0.s, #0xffffffef
 400 ; CHECK-NEXT:    ret
 401   %imm = insertelement <vscale x 4 x i32> undef, i32 16, i32 0
 402   %imm.splat = shufflevector <vscale x 4 x i32> %imm, <vscale x 4 x i32> undef, <vscale x 4 x i32> zeroinitializer
 403   %out = call <vscale x 4 x i32> @llvm.aarch64.sve.bic.u.nxv4i32(<vscale x 4 x i1> %pg,
 404                                                                  <vscale x 4 x i32> %a,
 405                                                                  <vscale x 4 x i32> %imm.splat)
 406   ret <vscale x 4 x i32> %out
 407 }
 408
 409 define <vscale x 2 x i64> @bic_imm_i64(<vscale x 2 x i1> %pg, <vscale x 2 x i64> %a) {
 410 ; CHECK-LABEL: bic_imm_i64:
 411 ; CHECK:       // %bb.0:
 412 ; CHECK-NEXT:    and z0.d, z0.d, #0xffffffffffffffdf
 413 ; CHECK-NEXT:    ret
 414   %imm = insertelement <vscale x 2 x i64> undef, i64 32, i32 0
 415   %imm.splat = shufflevector <vscale x 2 x i64> %imm, <vscale x 2 x i64> undef, <vscale x 2 x i32> zeroinitializer
 416   %out = call <vscale x 2 x i64> @llvm.aarch64.sve.bic.u.nxv2i64(<vscale x 2 x i1> %pg,
 417                                                                  <vscale x 2 x i64> %a,
 418                                                                  <vscale x 2 x i64> %imm.splat)
 419   ret <vscale x 2 x i64> %out
 420 }
 421
 422 declare <vscale x 16 x i8> @llvm.aarch64.sve.and.u.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>, <vscale x 16 x i8>)
 423 declare <vscale x 8 x i16> @llvm.aarch64.sve.and.u.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>, <vscale x 8 x i16>)
 424 declare <vscale x 4 x i32> @llvm.aarch64.sve.and.u.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>, <vscale x 4 x i32>)
 425 declare <vscale x 2 x i64> @llvm.aarch64.sve.and.u.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>, <vscale x 2 x i64>)
 426
 427 declare <vscale x 16 x i8> @llvm.aarch64.sve.eor.u.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>, <vscale x 16 x i8>)
 428 declare <vscale x 8 x i16> @llvm.aarch64.sve.eor.u.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>, <vscale x 8 x i16>)
 429 declare <vscale x 4 x i32> @llvm.aarch64.sve.eor.u.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>, <vscale x 4 x i32>)
 430 declare <vscale x 2 x i64> @llvm.aarch64.sve.eor.u.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>, <vscale x 2 x i64>)
 431
 432 declare <vscale x 16 x i8> @llvm.aarch64.sve.orr.u.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>, <vscale x 16 x i8>)
 433 declare <vscale x 8 x i16> @llvm.aarch64.sve.orr.u.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>, <vscale x 8 x i16>)
 434 declare <vscale x 4 x i32> @llvm.aarch64.sve.orr.u.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>, <vscale x 4 x i32>)
 435 declare <vscale x 2 x i64> @llvm.aarch64.sve.orr.u.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>, <vscale x 2 x i64>)
 436
 437 declare <vscale x 16 x i8> @llvm.aarch64.sve.bic.u.nxv16i8(<vscale x 16 x i1>, <vscale x 16 x i8>, <vscale x 16 x i8>)
 438 declare <vscale x 8 x i16> @llvm.aarch64.sve.bic.u.nxv8i16(<vscale x 8 x i1>, <vscale x 8 x i16>, <vscale x 8 x i16>)
 439 declare <vscale x 4 x i32> @llvm.aarch64.sve.bic.u.nxv4i32(<vscale x 4 x i1>, <vscale x 4 x i32>, <vscale x 4 x i32>)
 440 declare <vscale x 2 x i64> @llvm.aarch64.sve.bic.u.nxv2i64(<vscale x 2 x i1>, <vscale x 2 x i64>, <vscale x 2 x i64>)