Fixed issue with return address in cpu_sim.py. Fixed bugs in compiler generation...
[trinary.git] / circuits / full_adder_test.plt
blob6f186f3f8c05eca6daa3da0ac846dce90829c82c
1 [Transient Analysis]\r
2 {\r
3    Npanes: 5\r
4    Active Pane: 3\r
5    {\r
6       traces: 1 {524293,0,"V(s)"}\r
7       X: ('µ',1,0,2e-007,1.65e-006)\r
8       Y[0]: (' ',0,-6,1,6)\r
9       Y[1]: ('_',0,1e+308,0,-1e+308)\r
10       Volts: (' ',0,0,0,-6,1,6)\r
11       Log: 0 0 0\r
12       GridStyle: 1\r
13    },\r
14    {\r
15       traces: 1 {524292,0,"V(co)"}\r
16       X: ('µ',1,0,2e-007,1.65e-006)\r
17       Y[0]: (' ',0,-6,1,6)\r
18       Y[1]: ('_',0,1e+308,0,-1e+308)\r
19       Volts: (' ',0,0,0,-6,1,6)\r
20       Log: 0 0 0\r
21       GridStyle: 1\r
22    },\r
23    {\r
24       traces: 1 {524291,0,"V(y)"}\r
25       X: ('µ',1,0,2e-007,1.65e-006)\r
26       Y[0]: (' ',0,-6,1,6)\r
27       Y[1]: ('_',0,1e+308,0,-1e+308)\r
28       Volts: (' ',0,0,0,-6,1,6)\r
29       Log: 0 0 0\r
30       GridStyle: 1\r
31       Line: "V" 1 1 (1.10134146341463e-006,34.1311475409836) (1.10134146341463e-006,-34.6229508196721)\r
32       Line: "V" 1 1 (5.5e-007,34.2295081967213) (5.5e-007,-34.4262295081967)\r
33    },\r
34    {\r
35       traces: 1 {524290,0,"V(x)"}\r
36       X: ('µ',1,0,2e-007,1.65e-006)\r
37       Y[0]: (' ',0,-6,1,6)\r
38       Y[1]: ('_',0,1e+308,0,-1e+308)\r
39       Volts: (' ',0,0,0,-6,1,6)\r
40       Log: 0 0 0\r
41       GridStyle: 1\r
42    },\r
43    {\r
44       traces: 1 {524294,0,"V(ci)"}\r
45       X: ('µ',1,0,2e-007,1.65e-006)\r
46       Y[0]: (' ',0,-6,1,6)\r
47       Y[1]: ('_',0,1e+308,0,-1e+308)\r
48       Volts: (' ',0,0,0,-6,1,6)\r
49       Log: 0 0 0\r
50       GridStyle: 1\r
51    }\r
52 }\r