Fixed issue with return address in cpu_sim.py. Fixed bugs in compiler generation...
[trinary.git] / circuits / mux3-1_test.plt
blob92f151eef34757551c6f5ee199fbb5e48cb6f580
1 [Transient Analysis]\r
2 {\r
3    Npanes: 5\r
4    {\r
5       traces: 1 {524294,0,"V(q)"}\r
6       X: ('n',0,0,5e-009,5e-008)\r
7       Y[0]: (' ',0,-6,1,6)\r
8       Y[1]: ('_',0,1e+308,0,-1e+308)\r
9       Volts: (' ',0,0,0,-6,1,6)\r
10       Log: 0 0 0\r
11       GridStyle: 1\r
12    },\r
13    {\r
14       traces: 1 {268959749,0,"V(s)"}\r
15       X: ('n',0,0,5e-009,5e-008)\r
16       Y[0]: (' ',0,-5,1,5)\r
17       Y[1]: ('_',0,1e+308,0,-1e+308)\r
18       Volts: (' ',0,0,0,-5,1,5)\r
19       Log: 0 0 0\r
20       GridStyle: 1\r
21    },\r
22    {\r
23       traces: 1 {268959748,0,"V(c)"}\r
24       X: ('n',0,0,5e-009,5e-008)\r
25       Y[0]: (' ',0,-5,1,5)\r
26       Y[1]: ('_',0,1e+308,0,-1e+308)\r
27       Volts: (' ',0,0,0,-5,1,5)\r
28       Log: 0 0 0\r
29       GridStyle: 1\r
30    },\r
31    {\r
32       traces: 1 {268959747,0,"V(b)"}\r
33       X: ('n',0,0,5e-009,5e-008)\r
34       Y[0]: (' ',0,-5,1,5)\r
35       Y[1]: ('_',0,1e+308,0,-1e+308)\r
36       Volts: (' ',0,0,0,-5,1,5)\r
37       Log: 0 0 0\r
38       GridStyle: 1\r
39    },\r
40    {\r
41       traces: 1 {268959746,0,"V(a)"}\r
42       X: ('n',0,0,5e-009,5e-008)\r
43       Y[0]: (' ',0,-5,1,5)\r
44       Y[1]: ('_',0,1e+308,0,-1e+308)\r
45       Volts: (' ',0,0,0,-5,1,5)\r
46       Log: 0 0 0\r
47       GridStyle: 1\r
48    }\r
49 }\r