fpga/xc2s50-5-tq144.ucf

   1 # See the schematic for the pin assignment.\r
   2 \r
   3 NET "adc_d<0>"    LOC = "P54"  ; \r
   4 NET "adc_d<1>"    LOC = "P57"  ; \r
   5 NET "adc_d<2>"    LOC = "P59"  ; \r
   6 NET "adc_d<3>"    LOC = "P60"  ; \r
   7 NET "adc_d<4>"    LOC = "P62"  ; \r
   8 NET "adc_d<5>"    LOC = "P63"  ; \r
   9 NET "adc_d<6>"    LOC = "P65"  ; \r
  10 NET "adc_d<7>"    LOC = "P67"  ; \r
  11 #NET "cross_hi"   LOC = "P88"  ; \r
  12 #NET "miso"       LOC = "P40"  ; \r
  13 NET "adc_clk"     LOC = "P75"  ; \r
  14 NET "adc_noe"     LOC = "P74"  ; \r
  15 NET "ck_1356meg"  LOC = "P15"  ; \r
  16 NET "ck_1356megb" LOC = "P12"  ; \r
  17 NET "cross_lo"    LOC = "P19"  ; \r
  18 NET "dbg"         LOC = "P112" ; \r
  19 NET "mosi"        LOC = "P80"  ; \r
  20 NET "ncs"         LOC = "P79"  ; \r
  21 NET "pck0"        LOC = "P91"  ; \r
  22 NET "pwr_hi"      LOC = "P31"  ; \r
  23 NET "pwr_lo"      LOC = "P30"  ; \r
  24 NET "pwr_oe1"     LOC = "P28"  ; \r
  25 NET "pwr_oe2"     LOC = "P27"  ; \r
  26 NET "pwr_oe3"     LOC = "P26"  ; \r
  27 NET "pwr_oe4"     LOC = "P21"  ; \r
  28 NET "spck"        LOC = "P88"  ; \r
  29 NET "ssp_clk"     LOC = "P43"  ; \r
  30 NET "ssp_din"     LOC = "P99"  ; \r
  31 NET "ssp_dout"    LOC = "P94"  ; \r
  32 NET "ssp_frame"   LOC = "P100" ; \r
  33 \r
  34 # definition of Clock nets:\r
  35 NET "ck_1356meg"  TNM_NET = "clk_net_1356" ;\r
  36 NET "ck_1356megb" TNM_NET = "clk_net_1356b";\r
  37 NET "pck0"        TNM_NET = "clk_net_pck0" ;\r
  38 NET "spck"        TNM_NET = "clk_net_spck" ;\r
  39 \r
  40 # Timing specs of clock nets:\r
  41 TIMEGRP "clk_net_1356_all" = "clk_net_1356" "clk_net_1356b" ;\r
  42 TIMESPEC "TS_1356MHz" = PERIOD "clk_net_1356_all" 74 ns HIGH  37 ns ;\r
  43 TIMESPEC "TS_24MHz"   = PERIOD "clk_net_pck0"     42 ns HIGH  21 ns ;\r
  44 TIMESPEC "TS_4MHz"    = PERIOD "clk_net_spck"    250 ns HIGH 125 ns ;\r
  45 \r