c1-sparc.inc

   1 /*
   2  * Copyright (C) 2024 Mikulas Patocka
   3  *
   4  * This file is part of Ajla.
   5  *
   6  * Ajla is free software: you can redistribute it and/or modify it under the
   7  * terms of the GNU General Public License as published by the Free Software
   8  * Foundation, either version 3 of the License, or (at your option) any later
   9  * version.
  10  *
  11  * Ajla is distributed in the hope that it will be useful, but WITHOUT ANY
  12  * WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS FOR
  13  * A PARTICULAR PURPOSE. See the GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License along with
  16  * Ajla. If not, see <https://www.gnu.org/licenses/>.
  17  */
  18
  19 #if !defined(ARCH_SPARC64)
  20 #define SPARC_9                         cpu_test_feature(CPU_FEATURE_sparc9)
  21 #define FRAME_SIZE                      0x60
  22 #define OP_SIZE_NATIVE                  (SPARC_9 ? OP_SIZE_8 : OP_SIZE_4)
  23 #define OP_SIZE_ADDRESS                 OP_SIZE_4
  24 #else
  25 #define SPARC_9                         1
  26 #define FRAME_SIZE                      0xb0
  27 #define OP_SIZE_NATIVE                  OP_SIZE_8
  28 #define OP_SIZE_ADDRESS                 OP_SIZE_8
  29 #endif
  30
  31 #define JMP_LIMIT                       JMP_LONG
  32
  33 #define UNALIGNED_TRAP                  1
  34
  35 #define ALU_WRITES_FLAGS(alu, im)       0
  36 #define ALU1_WRITES_FLAGS(alu)          0
  37 #define ROT_WRITES_FLAGS(alu)           0
  38 #define COND_IS_LOGICAL(cond)           0
  39
  40 #define ARCH_PARTIAL_ALU(size)          0
  41 #define ARCH_IS_3ADDRESS                1
  42 #define ARCH_HAS_FLAGS                  1
  43 #define ARCH_PREFERS_SX(size)           0
  44 #define ARCH_HAS_BWX                    1
  45 #define ARCH_HAS_MUL                    SPARC_9
  46 #define ARCH_HAS_DIV                    SPARC_9
  47 #define ARCH_HAS_ANDN                   1
  48 #define ARCH_HAS_SHIFTED_ADD(bits)      0
  49 #define ARCH_HAS_BTX(btx, size, cnst)   0
  50 #define ARCH_SHIFT_SIZE                 OP_SIZE_4
  51 #define ARCH_NEEDS_BARRIER              0
  52
  53 #define i_size(size)                    OP_SIZE_NATIVE
  54 #define i_size_rot(size)                maximum(size, OP_SIZE_4)
  55
  56 #define R_G0            0x00
  57 #define R_G1            0x01
  58 #define R_G2            0x02
  59 #define R_G3            0x03
  60 #define R_G4            0x04
  61 #define R_G5            0x05
  62 #define R_G6            0x06
  63 #define R_G7            0x07
  64 #define R_O0            0x08
  65 #define R_O1            0x09
  66 #define R_O2            0x0a
  67 #define R_O3            0x0b
  68 #define R_O4            0x0c
  69 #define R_O5            0x0d
  70 #define R_O6            0x0e
  71 #define R_O7            0x0f
  72 #define R_L0            0x10
  73 #define R_L1            0x11
  74 #define R_L2            0x12
  75 #define R_L3            0x13
  76 #define R_L4            0x14
  77 #define R_L5            0x15
  78 #define R_L6            0x16
  79 #define R_L7            0x17
  80 #define R_I0            0x18
  81 #define R_I1            0x19
  82 #define R_I2            0x1a
  83 #define R_I3            0x1b
  84 #define R_I4            0x1c
  85 #define R_I5            0x1d
  86 #define R_I6            0x1e
  87 #define R_I7            0x1f
  88
  89 #define FSR_0           0x20
  90 #define FSR_1           0x21
  91 #define FSR_2           0x22
  92 #define FSR_3           0x23
  93 #define FSR_4           0x24
  94 #define FSR_5           0x25
  95 #define FSR_6           0x26
  96 #define FSR_7           0x27
  97 #define FSR_8           0x28
  98 #define FSR_9           0x29
  99 #define FSR_10          0x2a
 100 #define FSR_11          0x2b
 101 #define FSR_12          0x2c
 102 #define FSR_13          0x2d
 103 #define FSR_14          0x2e
 104 #define FSR_15          0x2f
 105 #define FSR_16          0x30
 106 #define FSR_17          0x31
 107 #define FSR_18          0x32
 108 #define FSR_19          0x33
 109 #define FSR_20          0x34
 110 #define FSR_21          0x35
 111 #define FSR_22          0x36
 112 #define FSR_23          0x37
 113 #define FSR_24          0x38
 114 #define FSR_25          0x39
 115 #define FSR_26          0x3a
 116 #define FSR_27          0x3b
 117 #define FSR_28          0x3c
 118 #define FSR_29          0x3d
 119 #define FSR_30          0x3e
 120 #define FSR_31          0x3f
 121
 122 #define FDR_0           0x20
 123 #define FDR_2           0x22
 124 #define FDR_4           0x24
 125 #define FDR_6           0x26
 126 #define FDR_8           0x28
 127 #define FDR_10          0x2a
 128 #define FDR_12          0x2c
 129 #define FDR_14          0x2e
 130 #define FDR_16          0x30
 131 #define FDR_18          0x32
 132 #define FDR_20          0x34
 133 #define FDR_22          0x36
 134 #define FDR_24          0x38
 135 #define FDR_26          0x3a
 136 #define FDR_28          0x3c
 137 #define FDR_30          0x3e
 138 #define FDR_32          0x21
 139 #define FDR_34          0x23
 140 #define FDR_36          0x25
 141 #define FDR_38          0x27
 142 #define FDR_40          0x29
 143 #define FDR_42          0x2b
 144 #define FDR_44          0x2d
 145 #define FDR_46          0x2f
 146 #define FDR_48          0x31
 147 #define FDR_50          0x33
 148 #define FDR_52          0x35
 149 #define FDR_54          0x37
 150 #define FDR_56          0x39
 151 #define FDR_58          0x3b
 152 #define FDR_60          0x3d
 153 #define FDR_62          0x3f
 154
 155 #define FQR_0           0x20
 156 #define FQR_4           0x24
 157 #define FQR_8           0x28
 158 #define FQR_12          0x2c
 159 #define FQR_16          0x30
 160 #define FQR_20          0x34
 161 #define FQR_24          0x38
 162 #define FQR_28          0x3c
 163 #define FQR_32          0x21
 164 #define FQR_36          0x25
 165 #define FQR_40          0x29
 166 #define FQR_44          0x2d
 167 #define FQR_48          0x31
 168 #define FQR_52          0x35
 169 #define FQR_56          0x39
 170 #define FQR_60          0x3d
 171
 172 #define R_ZERO          0x00
 173 #define R_SP            R_O6
 174
 175 #define R_FRAME         R_I0
 176 #define R_UPCALL        R_I1
 177 #define R_TIMESTAMP     R_I2
 178
 179 #define R_SCRATCH_1     R_O1
 180 #define R_SCRATCH_2     R_O0
 181 #define R_SCRATCH_3     R_O3
 182 #define R_SCRATCH_4     R_O2
 183
 184 #define R_SCRATCH_NA_1  R_O4
 185 #define R_SCRATCH_NA_2  R_O5
 186 #ifdef HAVE_BITWISE_FRAME
 187 #define R_SCRATCH_NA_3  R_O7
 188 #endif
 189
 190 #define R_SAVED_1       R_L0
 191 #define R_SAVED_2       R_L1
 192
 193 #define R_ARG0          R_O0
 194 #define R_ARG1          R_O1
 195 #define R_ARG2          R_O2
 196 #define R_ARG3          R_O3
 197 #define R_RET0          R_O0
 198
 199 #define FR_SCRATCH_1    FDR_0
 200 #define FR_SCRATCH_2    FDR_4
 201
 202 #define R_OFFSET_IMM    R_G1
 203 #define R_CONST_IMM     R_G2
 204 #define R_CONST_HELPER  R_G3
 205
 206 #define SUPPORTED_FP    0x6
 207
 208 static bool reg_is_fp(unsigned reg)
 209 {
 210         return reg >= 0x20 && reg < 0x40;
 211 }
 212
 213 static const uint8_t regs_saved[] = { R_L2, R_L3, R_L4, R_L5, R_L6, R_L7, R_I3, R_I4, R_I5 };
 214 static const uint8_t regs_volatile[] = { R_G4, R_G5,
 215 #ifndef HAVE_BITWISE_FRAME
 216                 R_O7,
 217 #endif
 218         };
 219 static const uint8_t fp_saved[] = { 0 };
 220 #define n_fp_saved 0U
 221 static const uint8_t fp_volatile[] = { 0 };
 222 #define n_fp_volatile 0U
 223 #define reg_is_saved(r) ((r) >= R_L0 && (r) <= R_I7)
 224
 225 static bool attr_w gen_load_constant(struct codegen_context *ctx, unsigned reg, uint64_t c)
 226 {
 227         int32_t cl;
 228         if (SPARC_9) {
 229                 if (c >= (uint64_t)-4096) {
 230                         gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 231                         gen_one(reg);
 232                         gen_one(R_ZERO);
 233                         gen_one(ARG_IMM);
 234                         gen_eight(c);
 235                         return true;
 236                 }
 237                 if (c >= 0x100000000ULL) {
 238                         int32_t cu = c >> 32;
 239                         if (cu < -4096 || cu >= 4096) {
 240                                 gen_insn(INSN_MOV, OP_SIZE_NATIVE, 0, 0);
 241                                 gen_one(R_CONST_HELPER);
 242                                 gen_one(ARG_IMM);
 243                                 gen_eight(cu & 0xFFFFFC00UL);
 244                                 cu &= 0x3FFU;
 245                                 if (cu) {
 246                                         gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 247                                         gen_one(R_CONST_HELPER);
 248                                         gen_one(R_CONST_HELPER);
 249                                         gen_one(ARG_IMM);
 250                                         gen_eight(cu);
 251                                 }
 252                         } else {
 253                                 gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 254                                 gen_one(R_CONST_HELPER);
 255                                 gen_one(R_ZERO);
 256                                 gen_one(ARG_IMM);
 257                                 gen_eight(cu);
 258                         }
 259                         gen_insn(INSN_ROT, OP_SIZE_NATIVE, ROT_SHL, 0);
 260                         gen_one(R_CONST_HELPER);
 261                         gen_one(R_CONST_HELPER);
 262                         gen_one(ARG_IMM);
 263                         gen_eight(32);
 264                 }
 265         }
 266         cl = c;
 267         if (cl < 0 || cl >= 4096) {
 268                 gen_insn(INSN_MOV, OP_SIZE_NATIVE, 0, 0);
 269                 gen_one(reg);
 270                 gen_one(ARG_IMM);
 271                 gen_eight(cl & 0xFFFFFC00UL);
 272                 cl &= 0x3FFU;
 273                 if (cl) {
 274                         gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 275                         gen_one(reg);
 276                         gen_one(reg);
 277                         gen_one(ARG_IMM);
 278                         gen_eight(cl);
 279                 }
 280         } else {
 281                 gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 282                 gen_one(reg);
 283                 gen_one(R_ZERO);
 284                 gen_one(ARG_IMM);
 285                 gen_eight(cl);
 286         }
 287         if (SPARC_9) {
 288                 if (c >= 0x100000000ULL) {
 289                         gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_OR, 0);
 290                         gen_one(reg);
 291                         gen_one(reg);
 292                         gen_one(R_CONST_HELPER);
 293                 }
 294         }
 295         return true;
 296 }
 297
 298 static bool attr_w gen_address(struct codegen_context *ctx, unsigned base, int64_t imm, unsigned purpose, unsigned size)
 299 {
 300         ctx->base_reg = base;
 301         ctx->offset_imm = imm;
 302         ctx->offset_reg = false;
 303         switch (purpose) {
 304                 case IMM_PURPOSE_LDR_OFFSET:
 305                 case IMM_PURPOSE_LDR_SX_OFFSET:
 306                 case IMM_PURPOSE_STR_OFFSET:
 307                 case IMM_PURPOSE_LDP_STP_OFFSET:
 308                 case IMM_PURPOSE_VLDR_VSTR_OFFSET:
 309                 case IMM_PURPOSE_MVI_CLI_OFFSET:
 310                         if (likely(imm >= -4096) && likely(imm < 4096))
 311                                 return true;
 312                         break;
 313                 default:
 314                         internal(file_line, "gen_address: invalid purpose %u (imm %"PRIxMAX", size %u)", purpose, (uintmax_t)imm, size);
 315         }
 316
 317         g(gen_load_constant(ctx, R_OFFSET_IMM, imm));
 318         ctx->offset_reg = true;
 319         return true;
 320 }
 321
 322 static bool is_direct_const(int64_t imm, unsigned purpose, unsigned size)
 323 {
 324         switch (purpose) {
 325                 case IMM_PURPOSE_STORE_VALUE:
 326                         if (!imm)
 327                                 return true;
 328                         break;
 329                 case IMM_PURPOSE_ADD:
 330                 case IMM_PURPOSE_SUB:
 331                 case IMM_PURPOSE_CMP:
 332                 case IMM_PURPOSE_CMP_LOGICAL:
 333                 case IMM_PURPOSE_AND:
 334                 case IMM_PURPOSE_OR:
 335                 case IMM_PURPOSE_XOR:
 336                 case IMM_PURPOSE_ANDN:
 337                 case IMM_PURPOSE_TEST:
 338                 case IMM_PURPOSE_MUL:
 339                         if (likely(imm >= -4096) && likely(imm < 4096))
 340                                 return true;
 341                         break;
 342                 case IMM_PURPOSE_CMOV:
 343                         if (likely(imm >= -1024) && likely(imm < 1024))
 344                                 return true;
 345                         break;
 346                 case IMM_PURPOSE_MOVR:
 347                         if (likely(imm >= -512) && likely(imm < 512))
 348                                 return true;
 349                         break;
 350                 default:
 351                         internal(file_line, "is_direct_const: invalid purpose %u (imm %"PRIxMAX", size %u)", purpose, (uintmax_t)imm, size);
 352         }
 353         return false;
 354 }
 355
 356 static bool attr_w gen_imm(struct codegen_context *ctx, int64_t imm, unsigned purpose, unsigned size)
 357 {
 358         if (is_direct_const(imm, purpose, size)) {
 359                 ctx->const_imm = imm;
 360                 ctx->const_reg = false;
 361         } else {
 362                 g(gen_load_constant(ctx, R_CONST_IMM, imm));
 363                 ctx->const_reg = true;
 364         }
 365         return true;
 366 }
 367
 368 static bool attr_w gen_entry(struct codegen_context *ctx)
 369 {
 370         gen_insn(INSN_ALU, OP_SIZE_NATIVE, ALU_SAVE, 0);
 371         gen_one(R_SP);
 372         gen_one(R_SP);
 373         gen_one(ARG_IMM);
 374         gen_eight(-FRAME_SIZE);
 375
 376         gen_insn(INSN_JMP_INDIRECT, 0, 0, 0);
 377         gen_one(R_I3);
 378
 379         return true;
 380 }
 381
 382 static bool attr_w gen_escape_arg(struct codegen_context *ctx, ip_t ip, uint32_t escape_label)
 383 {
 384         g(gen_load_constant(ctx, R_I1, ip));
 385
 386         gen_insn(INSN_JMP, 0, 0, 0);
 387         gen_four(escape_label);
 388
 389         return true;
 390 }
 391
 392 static bool attr_w gen_escape(struct codegen_context *ctx)
 393 {
 394         gen_insn(INSN_RET, 0, 0, 0);
 395
 396         return true;
 397 }
 398
 399 static bool attr_w gen_upcall_argument(struct codegen_context attr_unused *ctx, unsigned attr_unused arg)
 400 {
 401         return true;
 402 }
 403
 404 static bool attr_w gen_upcall(struct codegen_context *ctx, unsigned offset, unsigned n_args)
 405 {
 406         g(gen_address(ctx, R_UPCALL, offset, IMM_PURPOSE_LDR_OFFSET, OP_SIZE_ADDRESS));
 407         gen_insn(INSN_MOV, OP_SIZE_ADDRESS, 0, 0);
 408         gen_one(R_SCRATCH_NA_1);
 409         gen_address_offset();
 410
 411         gen_insn(INSN_CALL_INDIRECT, OP_SIZE_NATIVE, 0, 0);
 412         gen_one(R_SCRATCH_NA_1);
 413
 414         g(gen_upcall_end(ctx, n_args));
 415
 416         return true;
 417 }
 418
 419 static bool attr_w gen_timestamp_test(struct codegen_context *ctx, uint32_t escape_label)
 420 {
 421         g(gen_address(ctx, R_UPCALL, offsetof(struct cg_upcall_vector_s, ts), IMM_PURPOSE_LDR_OFFSET, OP_SIZE_4));
 422         gen_insn(INSN_MOV, OP_SIZE_4, 0, 0);
 423         gen_one(R_SCRATCH_1);
 424         gen_address_offset();
 425
 426         gen_insn(INSN_CMP, OP_SIZE_4, 0, 1);
 427         gen_one(R_SCRATCH_1);
 428         gen_one(R_TIMESTAMP);
 429
 430         gen_insn(INSN_JMP_COND, OP_SIZE_4, COND_NE, 0);
 431         gen_four(escape_label);
 432
 433         return true;
 434 }