daily update
[binutils.git] / gas / doc / c-i386.texi
blob7f01ea096817727b7442e9f4eb775bbb0b874fb3
1 @c Copyright 1991, 1992, 1993, 1994, 1995, 1997, 1998, 1999, 2000,
2 @c 2001, 2003, 2004
3 @c Free Software Foundation, Inc.
4 @c This is part of the GAS manual.
5 @c For copying conditions, see the file as.texinfo.
6 @ifset GENERIC
7 @page
8 @node i386-Dependent
9 @chapter 80386 Dependent Features
10 @end ifset
11 @ifclear GENERIC
12 @node Machine Dependencies
13 @chapter 80386 Dependent Features
14 @end ifclear
16 @cindex i386 support
17 @cindex i80306 support
18 @cindex x86-64 support
20 The i386 version @code{@value{AS}} supports both the original Intel 386
21 architecture in both 16 and 32-bit mode as well as AMD x86-64 architecture
22 extending the Intel architecture to 64-bits.
24 @menu
25 * i386-Options::                Options
26 * i386-Syntax::                 AT&T Syntax versus Intel Syntax
27 * i386-Mnemonics::              Instruction Naming
28 * i386-Regs::                   Register Naming
29 * i386-Prefixes::               Instruction Prefixes
30 * i386-Memory::                 Memory References
31 * i386-Jumps::                  Handling of Jump Instructions
32 * i386-Float::                  Floating Point
33 * i386-SIMD::                   Intel's MMX and AMD's 3DNow! SIMD Operations
34 * i386-16bit::                  Writing 16-bit Code
35 * i386-Arch::                   Specifying an x86 CPU architecture
36 * i386-Bugs::                   AT&T Syntax bugs
37 * i386-Notes::                  Notes
38 @end menu
40 @node i386-Options
41 @section Options
43 @cindex options for i386
44 @cindex options for x86-64
45 @cindex i386 options
46 @cindex x86-64 options 
48 The i386 version of @code{@value{AS}} has a few machine
49 dependent options:
51 @table @code
52 @cindex @samp{--32} option, i386
53 @cindex @samp{--32} option, x86-64
54 @cindex @samp{--64} option, i386
55 @cindex @samp{--64} option, x86-64
56 @item --32 | --64
57 Select the word size, either 32 bits or 64 bits. Selecting 32-bit
58 implies Intel i386 architecture, while 64-bit implies AMD x86-64
59 architecture.
61 These options are only available with the ELF object file format, and
62 require that the necessary BFD support has been included (on a 32-bit
63 platform you have to add --enable-64-bit-bfd to configure enable 64-bit
64 usage and use x86-64 as target platform).
66 @item -n
67 By default, x86 GAS replaces multiple nop instructions used for
68 alignment within code sections with multi-byte nop instructions such
69 as leal 0(%esi,1),%esi.  This switch disables the optimization.
71 @cindex @samp{--divide} option, i386
72 @item --divide
73 On SVR4-derived platforms, the character @samp{/} is treated as a comment
74 character, which means that it cannot be used in expressions.  The
75 @samp{--divide} option turns @samp{/} into a normal character.  This does
76 not disable @samp{/} at the beginning of a line starting a comment, or
77 affect using @samp{#} for starting a comment.
79 @cindex @samp{-march=} option, i386
80 @cindex @samp{-march=} option, x86-64
81 @item -march=@var{CPU}[+@var{EXTENSION}@dots{}]
82 This option specifies the target processor.  The assembler will
83 issue an error message if an attempt is made to assemble an instruction
84 which will not execute on the target processor.  The following
85 processor names are recognized: 
86 @code{i8086},
87 @code{i186},
88 @code{i286},
89 @code{i386},
90 @code{i486},
91 @code{i586},
92 @code{i686},
93 @code{pentium},
94 @code{pentiumpro},
95 @code{pentiumii},
96 @code{pentiumiii},
97 @code{pentium4},
98 @code{prescott},
99 @code{nocona},
100 @code{core},
101 @code{core2},
102 @code{k6},
103 @code{k6_2},
104 @code{athlon},
105 @code{opteron},
106 @code{k8},
107 @code{amdfam10},
108 @code{generic32} and
109 @code{generic64}.
111 In addition to the basic instruction set, the assembler can be told to 
112 accept various extension mnemonics.  For example,
113 @code{-march=i686+sse4+vmx} extends @var{i686} with @var{sse4} and
114 @var{vmx}.  The following extensions are currently supported:
115 @code{mmx},
116 @code{sse},
117 @code{sse2},
118 @code{sse3},
119 @code{ssse3},
120 @code{sse4.1},
121 @code{sse4.2},
122 @code{sse4},
123 @code{vmx},
124 @code{smx},
125 @code{xsave},
126 @code{3dnow},
127 @code{3dnowa},
128 @code{sse4a},
129 @code{sse5},
130 @code{svme},
131 @code{abm} and
132 @code{padlock}.
134 When the @code{.arch} directive is used with @option{-march}, the
135 @code{.arch} directive will take precedent.
137 @cindex @samp{-mtune=} option, i386
138 @cindex @samp{-mtune=} option, x86-64
139 @item -mtune=@var{CPU}
140 This option specifies a processor to optimize for. When used in
141 conjunction with the @option{-march} option, only instructions
142 of the processor specified by the @option{-march} option will be
143 generated.
145 Valid @var{CPU} values are identical to the processor list of
146 @option{-march=@var{CPU}}.
148 @cindex @samp{-mmnemonic=} option, i386
149 @cindex @samp{-mmnemonic=} option, x86-64
150 @item -mmnemonic=@var{att}
151 @item -mmnemonic=@var{intel}
152 This option specifies instruction mnemonic for matching instructions. 
153 The @code{.att_mnemonic} and @code{.intel_mnemonic} directives will
154 take precedent.
156 @cindex @samp{-msyntax=} option, i386
157 @cindex @samp{-msyntax=} option, x86-64
158 @item -msyntax=@var{att}
159 @item -msyntax=@var{intel}
160 This option specifies instruction syntax when processing instructions. 
161 The @code{.att_syntax} and @code{.intel_syntax} directives will
162 take precedent.
164 @cindex @samp{-mnaked-reg} option, i386
165 @cindex @samp{-mnaked-reg} option, x86-64
166 @item -mnaked-reg
167 This opetion specifies that registers don't require a @samp{%} prefix.
168 The @code{.att_syntax} and @code{.intel_syntax} directives will take precedent.
170 @end table
172 @node i386-Syntax
173 @section AT&T Syntax versus Intel Syntax
175 @cindex i386 intel_syntax pseudo op
176 @cindex intel_syntax pseudo op, i386
177 @cindex i386 att_syntax pseudo op
178 @cindex att_syntax pseudo op, i386
179 @cindex i386 syntax compatibility
180 @cindex syntax compatibility, i386
181 @cindex x86-64 intel_syntax pseudo op
182 @cindex intel_syntax pseudo op, x86-64
183 @cindex x86-64 att_syntax pseudo op
184 @cindex att_syntax pseudo op, x86-64
185 @cindex x86-64 syntax compatibility
186 @cindex syntax compatibility, x86-64
188 @code{@value{AS}} now supports assembly using Intel assembler syntax.
189 @code{.intel_syntax} selects Intel mode, and @code{.att_syntax} switches
190 back to the usual AT&T mode for compatibility with the output of
191 @code{@value{GCC}}.  Either of these directives may have an optional
192 argument, @code{prefix}, or @code{noprefix} specifying whether registers
193 require a @samp{%} prefix.  AT&T System V/386 assembler syntax is quite
194 different from Intel syntax.  We mention these differences because
195 almost all 80386 documents use Intel syntax.  Notable differences
196 between the two syntaxes are:
198 @cindex immediate operands, i386
199 @cindex i386 immediate operands
200 @cindex register operands, i386
201 @cindex i386 register operands
202 @cindex jump/call operands, i386
203 @cindex i386 jump/call operands
204 @cindex operand delimiters, i386
206 @cindex immediate operands, x86-64
207 @cindex x86-64 immediate operands
208 @cindex register operands, x86-64
209 @cindex x86-64 register operands
210 @cindex jump/call operands, x86-64
211 @cindex x86-64 jump/call operands
212 @cindex operand delimiters, x86-64
213 @itemize @bullet
214 @item
215 AT&T immediate operands are preceded by @samp{$}; Intel immediate
216 operands are undelimited (Intel @samp{push 4} is AT&T @samp{pushl $4}).
217 AT&T register operands are preceded by @samp{%}; Intel register operands
218 are undelimited.  AT&T absolute (as opposed to PC relative) jump/call
219 operands are prefixed by @samp{*}; they are undelimited in Intel syntax.
221 @cindex i386 source, destination operands
222 @cindex source, destination operands; i386
223 @cindex x86-64 source, destination operands
224 @cindex source, destination operands; x86-64
225 @item
226 AT&T and Intel syntax use the opposite order for source and destination
227 operands.  Intel @samp{add eax, 4} is @samp{addl $4, %eax}.  The
228 @samp{source, dest} convention is maintained for compatibility with
229 previous Unix assemblers.  Note that @samp{bound}, @samp{invlpga}, and
230 instructions with 2 immediate operands, such as the @samp{enter}
231 instruction, do @emph{not} have reversed order.  @ref{i386-Bugs}.
233 @cindex mnemonic suffixes, i386
234 @cindex sizes operands, i386
235 @cindex i386 size suffixes
236 @cindex mnemonic suffixes, x86-64
237 @cindex sizes operands, x86-64
238 @cindex x86-64 size suffixes
239 @item
240 In AT&T syntax the size of memory operands is determined from the last
241 character of the instruction mnemonic.  Mnemonic suffixes of @samp{b},
242 @samp{w}, @samp{l} and @samp{q} specify byte (8-bit), word (16-bit), long
243 (32-bit) and quadruple word (64-bit) memory references.  Intel syntax accomplishes
244 this by prefixing memory operands (@emph{not} the instruction mnemonics) with
245 @samp{byte ptr}, @samp{word ptr}, @samp{dword ptr} and @samp{qword ptr}.  Thus,
246 Intel @samp{mov al, byte ptr @var{foo}} is @samp{movb @var{foo}, %al} in AT&T
247 syntax.
249 @cindex return instructions, i386
250 @cindex i386 jump, call, return
251 @cindex return instructions, x86-64
252 @cindex x86-64 jump, call, return
253 @item
254 Immediate form long jumps and calls are
255 @samp{lcall/ljmp $@var{section}, $@var{offset}} in AT&T syntax; the
256 Intel syntax is
257 @samp{call/jmp far @var{section}:@var{offset}}.  Also, the far return
258 instruction
259 is @samp{lret $@var{stack-adjust}} in AT&T syntax; Intel syntax is
260 @samp{ret far @var{stack-adjust}}.
262 @cindex sections, i386
263 @cindex i386 sections
264 @cindex sections, x86-64
265 @cindex x86-64 sections
266 @item
267 The AT&T assembler does not provide support for multiple section
268 programs.  Unix style systems expect all programs to be single sections.
269 @end itemize
271 @node i386-Mnemonics
272 @section Instruction Naming
274 @cindex i386 instruction naming
275 @cindex instruction naming, i386
276 @cindex x86-64 instruction naming
277 @cindex instruction naming, x86-64
279 Instruction mnemonics are suffixed with one character modifiers which
280 specify the size of operands.  The letters @samp{b}, @samp{w}, @samp{l}
281 and @samp{q} specify byte, word, long and quadruple word operands.  If
282 no suffix is specified by an instruction then @code{@value{AS}} tries to
283 fill in the missing suffix based on the destination register operand
284 (the last one by convention).  Thus, @samp{mov %ax, %bx} is equivalent
285 to @samp{movw %ax, %bx}; also, @samp{mov $1, %bx} is equivalent to
286 @samp{movw $1, bx}.  Note that this is incompatible with the AT&T Unix
287 assembler which assumes that a missing mnemonic suffix implies long
288 operand size.  (This incompatibility does not affect compiler output
289 since compilers always explicitly specify the mnemonic suffix.)
291 Almost all instructions have the same names in AT&T and Intel format.
292 There are a few exceptions.  The sign extend and zero extend
293 instructions need two sizes to specify them.  They need a size to
294 sign/zero extend @emph{from} and a size to zero extend @emph{to}.  This
295 is accomplished by using two instruction mnemonic suffixes in AT&T
296 syntax.  Base names for sign extend and zero extend are
297 @samp{movs@dots{}} and @samp{movz@dots{}} in AT&T syntax (@samp{movsx}
298 and @samp{movzx} in Intel syntax).  The instruction mnemonic suffixes
299 are tacked on to this base name, the @emph{from} suffix before the
300 @emph{to} suffix.  Thus, @samp{movsbl %al, %edx} is AT&T syntax for
301 ``move sign extend @emph{from} %al @emph{to} %edx.''  Possible suffixes,
302 thus, are @samp{bl} (from byte to long), @samp{bw} (from byte to word),
303 @samp{wl} (from word to long), @samp{bq} (from byte to quadruple word),
304 @samp{wq} (from word to quadruple word), and @samp{lq} (from long to
305 quadruple word).
307 @cindex conversion instructions, i386
308 @cindex i386 conversion instructions
309 @cindex conversion instructions, x86-64
310 @cindex x86-64 conversion instructions
311 The Intel-syntax conversion instructions
313 @itemize @bullet
314 @item
315 @samp{cbw} --- sign-extend byte in @samp{%al} to word in @samp{%ax},
317 @item
318 @samp{cwde} --- sign-extend word in @samp{%ax} to long in @samp{%eax},
320 @item
321 @samp{cwd} --- sign-extend word in @samp{%ax} to long in @samp{%dx:%ax},
323 @item
324 @samp{cdq} --- sign-extend dword in @samp{%eax} to quad in @samp{%edx:%eax},
326 @item
327 @samp{cdqe} --- sign-extend dword in @samp{%eax} to quad in @samp{%rax}
328 (x86-64 only),
330 @item
331 @samp{cqo} --- sign-extend quad in @samp{%rax} to octuple in
332 @samp{%rdx:%rax} (x86-64 only),
333 @end itemize
335 @noindent
336 are called @samp{cbtw}, @samp{cwtl}, @samp{cwtd}, @samp{cltd}, @samp{cltq}, and
337 @samp{cqto} in AT&T naming.  @code{@value{AS}} accepts either naming for these
338 instructions.
340 @cindex jump instructions, i386
341 @cindex call instructions, i386
342 @cindex jump instructions, x86-64
343 @cindex call instructions, x86-64
344 Far call/jump instructions are @samp{lcall} and @samp{ljmp} in
345 AT&T syntax, but are @samp{call far} and @samp{jump far} in Intel
346 convention.
348 @section AT&T Mnemonic versus Intel Mnemonic
350 @cindex i386 mnemonic compatibility
351 @cindex mnemonic compatibility, i386
353 @code{@value{AS}} supports assembly using Intel mnemonic.
354 @code{.intel_mnemonic} selects Intel mnemonic with Intel syntax, and
355 @code{.att_mnemonic} switches back to the usual AT&T mnemonic with AT&T
356 syntax for compatibility with the output of @code{@value{GCC}}.
357 Several x87 instructions, @samp{fadd}, @samp{fdiv}, @samp{fdivp},
358 @samp{fdivr}, @samp{fdivrp}, @samp{fmul}, @samp{fsub}, @samp{fsubp},
359 @samp{fsubr} and @samp{fsubrp},  are implemented in AT&T System V/386
360 assembler with different mnemonics from those in Intel IA32 specification.
361 @code{@value{GCC}} generates those instructions with AT&T mnemonic.
363 @node i386-Regs
364 @section Register Naming
366 @cindex i386 registers
367 @cindex registers, i386
368 @cindex x86-64 registers
369 @cindex registers, x86-64
370 Register operands are always prefixed with @samp{%}.  The 80386 registers
371 consist of
373 @itemize @bullet
374 @item
375 the 8 32-bit registers @samp{%eax} (the accumulator), @samp{%ebx},
376 @samp{%ecx}, @samp{%edx}, @samp{%edi}, @samp{%esi}, @samp{%ebp} (the
377 frame pointer), and @samp{%esp} (the stack pointer).
379 @item
380 the 8 16-bit low-ends of these: @samp{%ax}, @samp{%bx}, @samp{%cx},
381 @samp{%dx}, @samp{%di}, @samp{%si}, @samp{%bp}, and @samp{%sp}.
383 @item
384 the 8 8-bit registers: @samp{%ah}, @samp{%al}, @samp{%bh},
385 @samp{%bl}, @samp{%ch}, @samp{%cl}, @samp{%dh}, and @samp{%dl} (These
386 are the high-bytes and low-bytes of @samp{%ax}, @samp{%bx},
387 @samp{%cx}, and @samp{%dx})
389 @item
390 the 6 section registers @samp{%cs} (code section), @samp{%ds}
391 (data section), @samp{%ss} (stack section), @samp{%es}, @samp{%fs},
392 and @samp{%gs}.
394 @item
395 the 3 processor control registers @samp{%cr0}, @samp{%cr2}, and
396 @samp{%cr3}.
398 @item
399 the 6 debug registers @samp{%db0}, @samp{%db1}, @samp{%db2},
400 @samp{%db3}, @samp{%db6}, and @samp{%db7}.
402 @item
403 the 2 test registers @samp{%tr6} and @samp{%tr7}.
405 @item
406 the 8 floating point register stack @samp{%st} or equivalently
407 @samp{%st(0)}, @samp{%st(1)}, @samp{%st(2)}, @samp{%st(3)},
408 @samp{%st(4)}, @samp{%st(5)}, @samp{%st(6)}, and @samp{%st(7)}.
409 These registers are overloaded by 8 MMX registers @samp{%mm0},
410 @samp{%mm1}, @samp{%mm2}, @samp{%mm3}, @samp{%mm4}, @samp{%mm5},
411 @samp{%mm6} and @samp{%mm7}.
413 @item
414 the 8 SSE registers registers @samp{%xmm0}, @samp{%xmm1}, @samp{%xmm2},
415 @samp{%xmm3}, @samp{%xmm4}, @samp{%xmm5}, @samp{%xmm6} and @samp{%xmm7}.
416 @end itemize
418 The AMD x86-64 architecture extends the register set by:
420 @itemize @bullet
421 @item
422 enhancing the 8 32-bit registers to 64-bit: @samp{%rax} (the
423 accumulator), @samp{%rbx}, @samp{%rcx}, @samp{%rdx}, @samp{%rdi},
424 @samp{%rsi}, @samp{%rbp} (the frame pointer), @samp{%rsp} (the stack
425 pointer)
427 @item
428 the 8 extended registers @samp{%r8}--@samp{%r15}.
430 @item
431 the 8 32-bit low ends of the extended registers: @samp{%r8d}--@samp{%r15d}
433 @item
434 the 8 16-bit low ends of the extended registers: @samp{%r8w}--@samp{%r15w}
436 @item
437 the 8 8-bit low ends of the extended registers: @samp{%r8b}--@samp{%r15b}
439 @item
440 the 4 8-bit registers: @samp{%sil}, @samp{%dil}, @samp{%bpl}, @samp{%spl}.
442 @item
443 the 8 debug registers: @samp{%db8}--@samp{%db15}.
445 @item
446 the 8 SSE registers: @samp{%xmm8}--@samp{%xmm15}.
447 @end itemize
449 @node i386-Prefixes
450 @section Instruction Prefixes
452 @cindex i386 instruction prefixes
453 @cindex instruction prefixes, i386
454 @cindex prefixes, i386
455 Instruction prefixes are used to modify the following instruction.  They
456 are used to repeat string instructions, to provide section overrides, to
457 perform bus lock operations, and to change operand and address sizes.
458 (Most instructions that normally operate on 32-bit operands will use
459 16-bit operands if the instruction has an ``operand size'' prefix.)
460 Instruction prefixes are best written on the same line as the instruction
461 they act upon. For example, the @samp{scas} (scan string) instruction is
462 repeated with:
464 @smallexample
465         repne scas %es:(%edi),%al
466 @end smallexample
468 You may also place prefixes on the lines immediately preceding the
469 instruction, but this circumvents checks that @code{@value{AS}} does
470 with prefixes, and will not work with all prefixes.
472 Here is a list of instruction prefixes:
474 @cindex section override prefixes, i386
475 @itemize @bullet
476 @item
477 Section override prefixes @samp{cs}, @samp{ds}, @samp{ss}, @samp{es},
478 @samp{fs}, @samp{gs}.  These are automatically added by specifying
479 using the @var{section}:@var{memory-operand} form for memory references.
481 @cindex size prefixes, i386
482 @item
483 Operand/Address size prefixes @samp{data16} and @samp{addr16}
484 change 32-bit operands/addresses into 16-bit operands/addresses,
485 while @samp{data32} and @samp{addr32} change 16-bit ones (in a
486 @code{.code16} section) into 32-bit operands/addresses.  These prefixes
487 @emph{must} appear on the same line of code as the instruction they
488 modify. For example, in a 16-bit @code{.code16} section, you might
489 write:
491 @smallexample
492         addr32 jmpl *(%ebx)
493 @end smallexample
495 @cindex bus lock prefixes, i386
496 @cindex inhibiting interrupts, i386
497 @item
498 The bus lock prefix @samp{lock} inhibits interrupts during execution of
499 the instruction it precedes.  (This is only valid with certain
500 instructions; see a 80386 manual for details).
502 @cindex coprocessor wait, i386
503 @item
504 The wait for coprocessor prefix @samp{wait} waits for the coprocessor to
505 complete the current instruction.  This should never be needed for the
506 80386/80387 combination.
508 @cindex repeat prefixes, i386
509 @item
510 The @samp{rep}, @samp{repe}, and @samp{repne} prefixes are added
511 to string instructions to make them repeat @samp{%ecx} times (@samp{%cx}
512 times if the current address size is 16-bits).
513 @cindex REX prefixes, i386
514 @item
515 The @samp{rex} family of prefixes is used by x86-64 to encode
516 extensions to i386 instruction set.  The @samp{rex} prefix has four
517 bits --- an operand size overwrite (@code{64}) used to change operand size
518 from 32-bit to 64-bit and X, Y and Z extensions bits used to extend the
519 register set.
521 You may write the @samp{rex} prefixes directly. The @samp{rex64xyz}
522 instruction emits @samp{rex} prefix with all the bits set.  By omitting
523 the @code{64}, @code{x}, @code{y} or @code{z} you may write other
524 prefixes as well.  Normally, there is no need to write the prefixes
525 explicitly, since gas will automatically generate them based on the
526 instruction operands.
527 @end itemize
529 @node i386-Memory
530 @section Memory References
532 @cindex i386 memory references
533 @cindex memory references, i386
534 @cindex x86-64 memory references
535 @cindex memory references, x86-64
536 An Intel syntax indirect memory reference of the form
538 @smallexample
539 @var{section}:[@var{base} + @var{index}*@var{scale} + @var{disp}]
540 @end smallexample
542 @noindent
543 is translated into the AT&T syntax
545 @smallexample
546 @var{section}:@var{disp}(@var{base}, @var{index}, @var{scale})
547 @end smallexample
549 @noindent
550 where @var{base} and @var{index} are the optional 32-bit base and
551 index registers, @var{disp} is the optional displacement, and
552 @var{scale}, taking the values 1, 2, 4, and 8, multiplies @var{index}
553 to calculate the address of the operand.  If no @var{scale} is
554 specified, @var{scale} is taken to be 1.  @var{section} specifies the
555 optional section register for the memory operand, and may override the
556 default section register (see a 80386 manual for section register
557 defaults). Note that section overrides in AT&T syntax @emph{must}
558 be preceded by a @samp{%}.  If you specify a section override which
559 coincides with the default section register, @code{@value{AS}} does @emph{not}
560 output any section register override prefixes to assemble the given
561 instruction.  Thus, section overrides can be specified to emphasize which
562 section register is used for a given memory operand.
564 Here are some examples of Intel and AT&T style memory references:
566 @table @asis
567 @item AT&T: @samp{-4(%ebp)}, Intel:  @samp{[ebp - 4]}
568 @var{base} is @samp{%ebp}; @var{disp} is @samp{-4}. @var{section} is
569 missing, and the default section is used (@samp{%ss} for addressing with
570 @samp{%ebp} as the base register).  @var{index}, @var{scale} are both missing.
572 @item AT&T: @samp{foo(,%eax,4)}, Intel: @samp{[foo + eax*4]}
573 @var{index} is @samp{%eax} (scaled by a @var{scale} 4); @var{disp} is
574 @samp{foo}.  All other fields are missing.  The section register here
575 defaults to @samp{%ds}.
577 @item AT&T: @samp{foo(,1)}; Intel @samp{[foo]}
578 This uses the value pointed to by @samp{foo} as a memory operand.
579 Note that @var{base} and @var{index} are both missing, but there is only
580 @emph{one} @samp{,}.  This is a syntactic exception.
582 @item AT&T: @samp{%gs:foo}; Intel @samp{gs:foo}
583 This selects the contents of the variable @samp{foo} with section
584 register @var{section} being @samp{%gs}.
585 @end table
587 Absolute (as opposed to PC relative) call and jump operands must be
588 prefixed with @samp{*}.  If no @samp{*} is specified, @code{@value{AS}}
589 always chooses PC relative addressing for jump/call labels.
591 Any instruction that has a memory operand, but no register operand,
592 @emph{must} specify its size (byte, word, long, or quadruple) with an
593 instruction mnemonic suffix (@samp{b}, @samp{w}, @samp{l} or @samp{q},
594 respectively).
596 The x86-64 architecture adds an RIP (instruction pointer relative)
597 addressing.  This addressing mode is specified by using @samp{rip} as a
598 base register.  Only constant offsets are valid. For example:
600 @table @asis
601 @item AT&T: @samp{1234(%rip)}, Intel: @samp{[rip + 1234]}
602 Points to the address 1234 bytes past the end of the current
603 instruction.
605 @item AT&T: @samp{symbol(%rip)}, Intel: @samp{[rip + symbol]}
606 Points to the @code{symbol} in RIP relative way, this is shorter than
607 the default absolute addressing.
608 @end table
610 Other addressing modes remain unchanged in x86-64 architecture, except
611 registers used are 64-bit instead of 32-bit.
613 @node i386-Jumps
614 @section Handling of Jump Instructions
616 @cindex jump optimization, i386
617 @cindex i386 jump optimization
618 @cindex jump optimization, x86-64
619 @cindex x86-64 jump optimization
620 Jump instructions are always optimized to use the smallest possible
621 displacements.  This is accomplished by using byte (8-bit) displacement
622 jumps whenever the target is sufficiently close.  If a byte displacement
623 is insufficient a long displacement is used.  We do not support
624 word (16-bit) displacement jumps in 32-bit mode (i.e. prefixing the jump
625 instruction with the @samp{data16} instruction prefix), since the 80386
626 insists upon masking @samp{%eip} to 16 bits after the word displacement
627 is added. (See also @pxref{i386-Arch})
629 Note that the @samp{jcxz}, @samp{jecxz}, @samp{loop}, @samp{loopz},
630 @samp{loope}, @samp{loopnz} and @samp{loopne} instructions only come in byte
631 displacements, so that if you use these instructions (@code{@value{GCC}} does
632 not use them) you may get an error message (and incorrect code).  The AT&T
633 80386 assembler tries to get around this problem by expanding @samp{jcxz foo}
636 @smallexample
637          jcxz cx_zero
638          jmp cx_nonzero
639 cx_zero: jmp foo
640 cx_nonzero:
641 @end smallexample
643 @node i386-Float
644 @section Floating Point
646 @cindex i386 floating point
647 @cindex floating point, i386
648 @cindex x86-64 floating point
649 @cindex floating point, x86-64
650 All 80387 floating point types except packed BCD are supported.
651 (BCD support may be added without much difficulty).  These data
652 types are 16-, 32-, and 64- bit integers, and single (32-bit),
653 double (64-bit), and extended (80-bit) precision floating point.
654 Each supported type has an instruction mnemonic suffix and a constructor
655 associated with it.  Instruction mnemonic suffixes specify the operand's
656 data type.  Constructors build these data types into memory.
658 @cindex @code{float} directive, i386
659 @cindex @code{single} directive, i386
660 @cindex @code{double} directive, i386
661 @cindex @code{tfloat} directive, i386
662 @cindex @code{float} directive, x86-64
663 @cindex @code{single} directive, x86-64
664 @cindex @code{double} directive, x86-64
665 @cindex @code{tfloat} directive, x86-64
666 @itemize @bullet
667 @item
668 Floating point constructors are @samp{.float} or @samp{.single},
669 @samp{.double}, and @samp{.tfloat} for 32-, 64-, and 80-bit formats.
670 These correspond to instruction mnemonic suffixes @samp{s}, @samp{l},
671 and @samp{t}. @samp{t} stands for 80-bit (ten byte) real.  The 80387
672 only supports this format via the @samp{fldt} (load 80-bit real to stack
673 top) and @samp{fstpt} (store 80-bit real and pop stack) instructions.
675 @cindex @code{word} directive, i386
676 @cindex @code{long} directive, i386
677 @cindex @code{int} directive, i386
678 @cindex @code{quad} directive, i386
679 @cindex @code{word} directive, x86-64
680 @cindex @code{long} directive, x86-64
681 @cindex @code{int} directive, x86-64
682 @cindex @code{quad} directive, x86-64
683 @item
684 Integer constructors are @samp{.word}, @samp{.long} or @samp{.int}, and
685 @samp{.quad} for the 16-, 32-, and 64-bit integer formats.  The
686 corresponding instruction mnemonic suffixes are @samp{s} (single),
687 @samp{l} (long), and @samp{q} (quad).  As with the 80-bit real format,
688 the 64-bit @samp{q} format is only present in the @samp{fildq} (load
689 quad integer to stack top) and @samp{fistpq} (store quad integer and pop
690 stack) instructions.
691 @end itemize
693 Register to register operations should not use instruction mnemonic suffixes.
694 @samp{fstl %st, %st(1)} will give a warning, and be assembled as if you
695 wrote @samp{fst %st, %st(1)}, since all register to register operations
696 use 80-bit floating point operands. (Contrast this with @samp{fstl %st, mem},
697 which converts @samp{%st} from 80-bit to 64-bit floating point format,
698 then stores the result in the 4 byte location @samp{mem})
700 @node i386-SIMD
701 @section Intel's MMX and AMD's 3DNow! SIMD Operations
703 @cindex MMX, i386
704 @cindex 3DNow!, i386
705 @cindex SIMD, i386
706 @cindex MMX, x86-64
707 @cindex 3DNow!, x86-64
708 @cindex SIMD, x86-64
710 @code{@value{AS}} supports Intel's MMX instruction set (SIMD
711 instructions for integer data), available on Intel's Pentium MMX
712 processors and Pentium II processors, AMD's K6 and K6-2 processors,
713 Cyrix' M2 processor, and probably others.  It also supports AMD's 3DNow!@:
714 instruction set (SIMD instructions for 32-bit floating point data)
715 available on AMD's K6-2 processor and possibly others in the future.
717 Currently, @code{@value{AS}} does not support Intel's floating point
718 SIMD, Katmai (KNI).
720 The eight 64-bit MMX operands, also used by 3DNow!, are called @samp{%mm0},
721 @samp{%mm1}, ... @samp{%mm7}.  They contain eight 8-bit integers, four
722 16-bit integers, two 32-bit integers, one 64-bit integer, or two 32-bit
723 floating point values.  The MMX registers cannot be used at the same time
724 as the floating point stack.
726 See Intel and AMD documentation, keeping in mind that the operand order in
727 instructions is reversed from the Intel syntax.
729 @node i386-16bit
730 @section Writing 16-bit Code
732 @cindex i386 16-bit code
733 @cindex 16-bit code, i386
734 @cindex real-mode code, i386
735 @cindex @code{code16gcc} directive, i386
736 @cindex @code{code16} directive, i386
737 @cindex @code{code32} directive, i386
738 @cindex @code{code64} directive, i386
739 @cindex @code{code64} directive, x86-64
740 While @code{@value{AS}} normally writes only ``pure'' 32-bit i386 code
741 or 64-bit x86-64 code depending on the default configuration,
742 it also supports writing code to run in real mode or in 16-bit protected
743 mode code segments.  To do this, put a @samp{.code16} or
744 @samp{.code16gcc} directive before the assembly language instructions to
745 be run in 16-bit mode.  You can switch @code{@value{AS}} back to writing
746 normal 32-bit code with the @samp{.code32} directive.
748 @samp{.code16gcc} provides experimental support for generating 16-bit
749 code from gcc, and differs from @samp{.code16} in that @samp{call},
750 @samp{ret}, @samp{enter}, @samp{leave}, @samp{push}, @samp{pop},
751 @samp{pusha}, @samp{popa}, @samp{pushf}, and @samp{popf} instructions
752 default to 32-bit size.  This is so that the stack pointer is
753 manipulated in the same way over function calls, allowing access to
754 function parameters at the same stack offsets as in 32-bit mode.
755 @samp{.code16gcc} also automatically adds address size prefixes where
756 necessary to use the 32-bit addressing modes that gcc generates.
758 The code which @code{@value{AS}} generates in 16-bit mode will not
759 necessarily run on a 16-bit pre-80386 processor.  To write code that
760 runs on such a processor, you must refrain from using @emph{any} 32-bit
761 constructs which require @code{@value{AS}} to output address or operand
762 size prefixes.
764 Note that writing 16-bit code instructions by explicitly specifying a
765 prefix or an instruction mnemonic suffix within a 32-bit code section
766 generates different machine instructions than those generated for a
767 16-bit code segment.  In a 32-bit code section, the following code
768 generates the machine opcode bytes @samp{66 6a 04}, which pushes the
769 value @samp{4} onto the stack, decrementing @samp{%esp} by 2.
771 @smallexample
772         pushw $4
773 @end smallexample
775 The same code in a 16-bit code section would generate the machine
776 opcode bytes @samp{6a 04} (i.e., without the operand size prefix), which
777 is correct since the processor default operand size is assumed to be 16
778 bits in a 16-bit code section.
780 @node i386-Bugs
781 @section AT&T Syntax bugs
783 The UnixWare assembler, and probably other AT&T derived ix86 Unix
784 assemblers, generate floating point instructions with reversed source
785 and destination registers in certain cases.  Unfortunately, gcc and
786 possibly many other programs use this reversed syntax, so we're stuck
787 with it.
789 For example
791 @smallexample
792         fsub %st,%st(3)
793 @end smallexample
794 @noindent
795 results in @samp{%st(3)} being updated to @samp{%st - %st(3)} rather
796 than the expected @samp{%st(3) - %st}.  This happens with all the
797 non-commutative arithmetic floating point operations with two register
798 operands where the source register is @samp{%st} and the destination
799 register is @samp{%st(i)}.
801 @node i386-Arch
802 @section Specifying CPU Architecture
804 @cindex arch directive, i386
805 @cindex i386 arch directive
806 @cindex arch directive, x86-64
807 @cindex x86-64 arch directive
809 @code{@value{AS}} may be told to assemble for a particular CPU
810 (sub-)architecture with the @code{.arch @var{cpu_type}} directive.  This
811 directive enables a warning when gas detects an instruction that is not
812 supported on the CPU specified.  The choices for @var{cpu_type} are:
814 @multitable @columnfractions .20 .20 .20 .20
815 @item @samp{i8086} @tab @samp{i186} @tab @samp{i286} @tab @samp{i386}
816 @item @samp{i486} @tab @samp{i586} @tab @samp{i686} @tab @samp{pentium}
817 @item @samp{pentiumpro} @tab @samp{pentiumii} @tab @samp{pentiumiii} @tab @samp{pentium4}
818 @item @samp{prescott} @tab @samp{nocona} @tab @samp{core} @tab @samp{core2}
819 @item @samp{k6} @tab @samp{k6_2} @tab @samp{athlon} @tab @samp{k8}
820 @item @samp{amdfam10}
821 @item @samp{generic32} @tab @samp{generic64}
822 @item @samp{.mmx} @tab @samp{.sse} @tab @samp{.sse2} @tab @samp{.sse3}
823 @item @samp{.ssse3} @tab @samp{.sse4.1} @tab @samp{.sse4.2} @tab @samp{.sse4}
824 @item @samp{.vmx} @tab @samp{.smx} @tab @samp{.xsave}
825 @item @samp{.3dnow} @tab @samp{.3dnowa} @tab @samp{.sse4a} @tab @samp{.sse5}
826 @item @samp{.svme} @tab @samp{.abm}
827 @item @samp{.padlock}
828 @end multitable
830 Apart from the warning, there are only two other effects on
831 @code{@value{AS}} operation;  Firstly, if you specify a CPU other than
832 @samp{i486}, then shift by one instructions such as @samp{sarl $1, %eax}
833 will automatically use a two byte opcode sequence.  The larger three
834 byte opcode sequence is used on the 486 (and when no architecture is
835 specified) because it executes faster on the 486.  Note that you can
836 explicitly request the two byte opcode by writing @samp{sarl %eax}.
837 Secondly, if you specify @samp{i8086}, @samp{i186}, or @samp{i286},
838 @emph{and} @samp{.code16} or @samp{.code16gcc} then byte offset
839 conditional jumps will be promoted when necessary to a two instruction
840 sequence consisting of a conditional jump of the opposite sense around
841 an unconditional jump to the target.
843 Following the CPU architecture (but not a sub-architecture, which are those
844 starting with a dot), you may specify @samp{jumps} or @samp{nojumps} to
845 control automatic promotion of conditional jumps. @samp{jumps} is the
846 default, and enables jump promotion;  All external jumps will be of the long
847 variety, and file-local jumps will be promoted as necessary.
848 (@pxref{i386-Jumps})  @samp{nojumps} leaves external conditional jumps as
849 byte offset jumps, and warns about file-local conditional jumps that
850 @code{@value{AS}} promotes.
851 Unconditional jumps are treated as for @samp{jumps}.
853 For example
855 @smallexample
856  .arch i8086,nojumps
857 @end smallexample
859 @node i386-Notes
860 @section Notes
862 @cindex i386 @code{mul}, @code{imul} instructions
863 @cindex @code{mul} instruction, i386
864 @cindex @code{imul} instruction, i386
865 @cindex @code{mul} instruction, x86-64
866 @cindex @code{imul} instruction, x86-64
867 There is some trickery concerning the @samp{mul} and @samp{imul}
868 instructions that deserves mention.  The 16-, 32-, 64- and 128-bit expanding
869 multiplies (base opcode @samp{0xf6}; extension 4 for @samp{mul} and 5
870 for @samp{imul}) can be output only in the one operand form.  Thus,
871 @samp{imul %ebx, %eax} does @emph{not} select the expanding multiply;
872 the expanding multiply would clobber the @samp{%edx} register, and this
873 would confuse @code{@value{GCC}} output.  Use @samp{imul %ebx} to get the
874 64-bit product in @samp{%edx:%eax}.
876 We have added a two operand form of @samp{imul} when the first operand
877 is an immediate mode expression and the second operand is a register.
878 This is just a shorthand, so that, multiplying @samp{%eax} by 69, for
879 example, can be done with @samp{imul $69, %eax} rather than @samp{imul
880 $69, %eax, %eax}.