src/mainboard/facebook/fbg1701/spd/SAMSUNG_K4B8G1646D-MYKO.spd.hex

   1 # SPDX-License-Identifier: GPL-2.0-only
   2
   3 #
   4 # 8 Gb DDR3 (1600 MHz 11-11-11) Samsung K4B8G1646D-MYK0
   5 #
   6 # DUAL DIE
   7 #
   8 # 512Mb x16 ( 8 bank, 16 Rows, 10 Col, 2 KB page size )
   9 # 5-6-7-8-9-10-11
  10 # DDR3L-1600
  11 # tCk 1.25ns
  12 # tRCD 13.75ns
  13 # tRP 13.75ns
  14 # tRAS 35ns
  15 # tRC 48.75ns
  16 # CL-tRCD-tRP 11-11-11
  17
  18 #       0 Number of SPD Bytes used / Total SPD Size / CRC Coverage
  19 #               bits[3:0]: 3 = 384 SPD Bytes Used
  20 #               bits[6:4]: 1 = 256 SPD Bytes Total
  21 #               bit7 : 0 = CRC covers bytes 0 ~ 128
  22 23
  23
  24 #       1 SPD Revision
  25 #               0x10 = Revision 1.0
  26 10
  27
  28 #       2 Key Byte / DRAM Device Type
  29 #               bits[7:0]: 0x0c = DDR3 SDRAM
  30 0B
  31
  32 #       3 Key Byte / Module Type
  33 #               bits[3:0]: 3 = SODIMM
  34 #               bits[6:4]: 0 = Not hybrid
  35 #               bits[7]: 0 = Not hybrid
  36 03
  37
  38 #       4 SDRAM CHIP Density and Banks
  39 #               bits[3:0]: 4 = 4 Gigabits Total SDRAM capacity per chip
  40 #               bits[6:4]: 0 = 3 (8 banks)
  41 #               bits[7]: reserved
  42 04
  43
  44 #       5 SDRAM Addressing
  45 #               bits[2:0]: 1 = 10 Column Address Bits
  46 #               bits[5:3]: 100b = 16 Row Address Bits
  47 #               bits[7:6]: 0 = reserved
  48 21
  49
  50 #       6 Module Nominal Voltage
  51 #               bits[0]: 0 = 1.5V operable
  52 #               bits[1]: 1 = 1.35V operable
  53 #               bits[2]: 0 = NOT 1.25V operable
  54 #               bits[7:3]: reserved
  55 02
  56
  57 #       7 Module Organization
  58 #               bits[2:0]: 010b = 16 bits SDRAM device
  59 #               bits[5:3]: 001b = 2 ranks
  60 #               bits[7:6]: reserved
  61 0A
  62
  63 #       8 Module Memory Bus width
  64 #               bits[2:0]: 3 = 64 bits pirmary bus width
  65 #               bits[4:3]: 0 = 0 bits bus witdth extension
  66 #               bits[7:5]: reserved
  67 03
  68
  69 #       9 Fine Timebase (FTB) dividend / divisor
  70 #               bits[3:0]: 1 = Divisor
  71 #               bits[7:4]: 1 = Dividend
  72 11
  73
  74 #       10 Medium Timebase (MTB) dividend
  75 #               bits[7:0]: 0 = 1 (timebase 0.125ns)
  76 01
  77
  78 #       11 Medium Timebase (MTB) divisor
  79 #               bits[7:0]: 8 (timebase 0.125ns)
  80 08
  81
  82 #       12 SDRAM Minimum cycle time (tCKmin)
  83 #               0xA tCK = 1.25ns (DDR3-1600 (800 MHz clock))
  84 0A
  85
  86 #       13 Reserved
  87 00
  88
  89 #       14 CAS Latencies supported, Least Significate Byte
  90 #               Support 5,6,7,8,9,10,11
  91 FE
  92
  93 #       15 CAS Latencies supported, Most Significate Byte
  94 #               Not supporting CL 12-18
  95 00
  96
  97 #       16 Minimum CAS Latency Time (tAAmin)
  98 #               0x69 tAA = 13.125ns (offset = 00) DDR3-1600K downbin
  99 69
 100
 101 #       17 Minimum Write Recovery Time (tWRmin)
 102 #               0x78 tWR = 15 ns
 103 78
 104
 105 #       18 Minimum RAS to CAS Delay Time (tRCDmin)
 106 #               0x69 tRCD = 13.125ns (offset 00) DDR3-1600K downbin
 107 69
 108
 109 #       19 Minimum Row Active to Row Active Delay Time (tRRDmin)
 110 #               48 tRRD = 6.0ns DDR3-1600, 1KB
 111 30
 112
 113 #       20 Minimum Row Precharge Delay Time (tRPmin)
 114 #               0x69 tRP = 13.125ns (offset 00) DDR3-1600K downbin
 115 69
 116
 117 #       21 Upper Nibble for tRAS and tRC
 118 #               3:0 : 1 higher tRAS = 35ns
 119 #               7:0 : 1 higher tRC = 48.125ns
 120 11
 121
 122 #       22 Minimum Active to Precharge Delay Time (tRASmin), Least Significant byte
 123 #               lower 0x118 : tRAS = 35ns DDR3-1600
 124 18
 125
 126 #       23 Minimum Active to Precharge Delay Time (tRCmin), Most Significant byte
 127 #               lower 0x181 : tRC = 48.125ns  (offset 00) DDR3-1600K downbin
 128 81
 129
 130 #       24 Minimum Refresh Recovery Delay time (tRFCmin), Least Significant byte
 131 #               lower 0x680 : tRFC = 208ns 4 Gb
 132 80
 133
 134 #       25 Minimum Refresh Recovery Delay time (tRFCmin), Most Significant byte
 135 #               higher 0x680 : tRFC = 208ns 4 Gb
 136 06
 137
 138 #       26 tWTRmin
 139 #               0x3C : tWTR = 7.5 ns (DDR3)
 140 3C
 141
 142 #       27 tRTPmin
 143 #               0x3C : tRTP = 7.5 ns (DDR3)
 144 3C
 145
 146 #       28 Upper Nibble for tFAW
 147 #               Bit [3:0] : 1 = higher 0x140 tFAW = 40ns DDR3-1600K, 2 KB page size
 148 01
 149
 150 #       29 tFAWmin Lower
 151 #               lower 0x140 : tFAW = 40ns DDR3-1600K, 2 KB page size
 152 40
 153
 154 #       30 SDRAM Optional Features
 155 #               byte [0] : 1 = RZQ/6 is support
 156 #               byte [1] : 1 = RZQ/7 is supported
 157 #               byte [7] : 1 = DLL-Off Mode support
 158 83
 159
 160 #       31 Thermal options
 161 #               byte [2]: 1 = Auto Self Refresh (ASR) is supported
 162 04
 163
 164 #       32 Module Thermal support
 165 #               byte [0] : 0 = Thermal sensor accuracy undefined
 166 #               byte [7] : 0 = No thermal sensor
 167 00
 168
 169 #       33 SDRAM device type
 170 #               byte [1:0] : 01b = multi load stack
 171 #               byte [6:4] : 100b = 8 die
 172 #               byte [7]   : 0 = Standard Device
 173 41
 174
 175 #       34 Fine tCKmin
 176 #               0x00 tCK = 1.25ns (DDR3-1600 (800 MHz clock))
 177 00
 178
 179 #       35 Fine tAAmin
 180 #               0x00 tAA = 13.125ns (tAAmin offset = 00) DDR3-1600K downbin
 181 00
 182
 183 #       36 Fine tRCDmin
 184 #               0x00 tRCD = 13.125ns DDR3-1600K downbin
 185 00
 186
 187 #       37 Fine tRPmin
 188 #               0x00 tRP = 13.125ns (offset 00) DDR3-1600K downbin
 189 00
 190
 191 #       38 Fine tRCmin
 192 #               0x00 tRC = 48.125ns (offset 00) DDR3-1600K downbin
 193 00
 194
 195 #       39-59 reserved, general section
 196 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 197 00 00 00 00 00
 198
 199 #       60-116 Module specific section
 200 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 201 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 202 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 203 00 00 00 00 00 00 00 00 00
 204
 205 #       117-118 Module Manufacturer
 206 80 CE
 207
 208 #       119 Module Manufacturing Location
 209 01
 210
 211 #       120-121 Module Manufacturing Date
 212 12 1B
 213
 214 #       122-125 Module Serial number
 215 00 00 00 00
 216
 217 #       126-127 SPD CRC
 218 00 00
 219
 220 #       128-145 Module Part number
 221 4B 34 42 38 47 31 36 34 36 44 2D 4D 59 4B 30 20
 222 20 20
 223
 224 #       145-146 Module revision code
 225 00 00
 226
 227 #       148-149 DRAM Manufacturer ID code
 228 80 CE
 229
 230 #       150-175 Manufacturer Specific Data
 231 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 232 00 00 00 00 00 00 00 00 00 00
 233
 234 #       176-255 Open for Customer Use
 235
 236 #       176 - 255
 237 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 238 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 239 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 240 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 241 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00