src/mainboard/pcengines/apu1/spd/HYNIX-H5TQ2G83CFR.spd.hex

   1 # SPDX-License-Identifier: GPL-2.0-only
   2
   3 # HYNIX-H5TQ2G83CFR
   4
   5 # SPD contents for APU 2GB DDR3 (1333MHz PC1333) soldered down
   6 #  0 Number of SPD Bytes used / Total SPD Size / CRC Coverage
   7 #    bits[3:0]: 1 = 128 SPD Bytes Used
   8 #    bits[6:4]: 1 = 256 SPD Bytes Total
   9 #    bit7     : 0 = CRC covers bytes 0 ~ 125
  10 11
  11
  12 #  1 SPD Revision -
  13 #    0x10 = Revision 1.0
  14 10
  15 #  2 Key Byte / DRAM Device Type
  16 #    bits[7:0]: 0x0b = DDR3 SDRAM
  17 0B
  18
  19 #  3 Key Byte / Module Type
  20 #    bits[3:0]: 3 = SO-DIMM
  21 #    bits[7:4]:     reserved
  22 03
  23
  24 #  4 SDRAM CHIP Density and Banks
  25 #    bits[3:0]: 3 = 2 Gigabits Total SDRAM capacity per chip
  26 #    bits[6:4]: 0 = 3 (8 banks)
  27 #    bit7     :     reserved
  28 03
  29
  30 #  5 SDRAM Addressing
  31 #    bits[2:0]: 1 = 10 Column Address Bits
  32 #    bits[5:3]: 3 = 15 Row Address Bits
  33 #    bits[7:6]:     reserved
  34 19
  35
  36 #  6 Module Nominal Voltage, VDD
  37 #    bit0     : 0 = 1.5 V operable
  38 #    bit1     : 0 = NOT 1.35 V operable
  39 #    bit2     : 0 = NOT 1.25 V operable
  40 #    bits[7:3]:     reserved
  41 00
  42
  43 #  7 Module Organization
  44 #    bits[2:0]: 1 = 8 bits
  45 #    bits[5:3]: 0 = 1 Rank
  46 #    bits[7:6]:     reserved
  47 01
  48
  49 #  8 Module Memory Bus Width
  50 #    bits[2:0]: 3 = Primary bus width is 64 bits
  51 #    bits[4:3]: 0 = 0 bits (no bus width extension)
  52 #    bits[7:5]:     reserved
  53 03
  54
  55 #  9 Fine Timebase (FTB) Dividend / Divisor
  56 #    bits[3:0]: 0x01 divisor
  57 #    bits[7:4]: 0x01 dividend
  58 #               1 / 1 = 1.0 ps
  59 11
  60
  61 # 10 Medium Timebase (MTB) Dividend
  62 # 11 Medium Timebase (MTB) Divisor
  63 #    1 / 8 = .125 ns
  64 01 08
  65
  66 # 12 SDRAM Minimum Cycle Time (tCKmin)
  67 #    0x0c  = tCKmin of 1.5 ns = in multiples of MTB
  68 0C
  69
  70 # 13 Reserved
  71 00
  72
  73 # 14 CAS Latencies Supported, Least Significant Byte
  74 # 15 CAS Latencies Supported, Most Significant Byte
  75 #    Cas Latencies of 11 - 5 are supported
  76 7E 00
  77
  78 # 16 Minimum CAS Latency Time (tAAmin)
  79 #    0x6C = 13.5ns - DDR3-1333
  80 6C
  81
  82 # 17 Minimum Write Recovery Time (tWRmin)
  83 #    0x78 = tWR of 15ns - All DDR3 speed grades
  84 78
  85
  86 # 18 Minimum RAS# to CAS# Delay Time (tRCDmin)
  87 #    0x6E = 13.5ns -  DDR3-1333
  88 6C
  89
  90 # 19 Minimum Row Active to Row Active Delay Time (tRRDmin)
  91 #   0x30 = 6ns
  92 30
  93
  94 # 20 Minimum Row Precharge Delay Time (tRPmin)
  95 #    0x6C = 13.5ns -  DDR3-1333
  96 6C
  97
  98 # 21 Upper Nibbles for tRAS and tRC
  99 #    bits[3:0]: tRAS most significant nibble = 1 (see byte 22)
 100 #    bits[7:4]: tRC most significant nibble = 1 (see byte 23)
 101 11
 102
 103 # 22 Minimum Active to Precharge Delay Time (tRASmin), LSB
 104 #    0x120 = 36ns - DDR3-1333 (see byte 21)
 105 20
 106
 107 # 23 Minimum Active to Active/Refresh Delay Time (tRCmin), LSB
 108 #    0x28C = 49.5ns - DDR3-1333
 109 8C
 110
 111 # 24 Minimum Refresh Recovery Delay Time (tRFCmin), LSB
 112 # 25 Minimum Refresh Recovery Delay Time (tRFCmin), MSB
 113 #    0x500 = 160ns - for 2 Gigabit chips
 114 00 05
 115
 116 # 26 Minimum Internal Write to Read Command Delay Time (tWTRmin)
 117 #    0x3c = 7.5 ns - All DDR3 SDRAM speed bins
 118 3C
 119
 120 # 27 Minimum Internal Read to Precharge Command Delay Time (tRTPmin)
 121 #    0x3c =  7.5ns -  All DDR3 SDRAM speed bins
 122 3C
 123
 124 # 28 Upper Nibble for tFAWmin
 125 # 29 Minimum Four Activate Window Delay Time (tFAWmin)
 126 #    0x00F0 = 30ns -  DDR3-1333, 1 KB page size
 127 00 F0
 128
 129 # 30 SDRAM Optional Feature
 130 #    bit0     : 1= RZQ/6 supported
 131 #    bit1     : 1 = RZQ/7 supported
 132 #    bits[6:2]:     reserved
 133 #    bit7     : 1 = DLL Off mode supported
 134 83
 135
 136 # 31 SDRAM Thermal and Refresh Options
 137 #    bit0     : 1 = Temp up to 95c supported
 138 #    bit1     : 0 = 85-95c uses 2x refresh rate
 139 #    bit2     : 1 = Auto Self Refresh supported
 140 #    bit3     : 0 = no on die thermal sensor
 141 #    bits[6:4]:     reserved
 142 #    bit7     : 0 = partial self refresh supported
 143 05
 144
 145 # 32 Module Thermal Sensor
 146 #    0 = Thermal sensor not incorporated onto this assembly
 147 00
 148
 149 # 33 SDRAM Device Type
 150 #    bits[1:0]: 2 = Signal Loading
 151 #    bits[3:2]:     reserved
 152 #    bits[6:4]: 4 = Die count
 153 #    bit7     : 0 = Standard Monolithic DRAM Device
 154 42
 155
 156 # 34 Fine Offset for SDRAM Minimum Cycle Time (tCKmin)
 157 # 35 Fine Offset for Minimum CAS Latency Time (tAAmin)
 158 # 36 Fine Offset for Minimum RAS# to CAS# Delay Time (tRCDmin)
 159 # 37 Fine Offset for Minimum Row Precharge Delay Time (tRPmin)
 160 # 38 Fine Offset for Minimum Active to Active/Refresh Delay (tRCmin)
 161 00 00 00 00 00
 162
 163 #      39 (reserved)
 164 00
 165
 166 #      40 - 47 (reserved)
 167 00 00 00 00 00 00 00 00
 168
 169 #      48 - 55 (reserved)
 170 00 00 00 00 00 00 00 00
 171
 172 #      56 - 59 (reserved)
 173 00 00 00 00
 174
 175 #      60 Raw Card Extension, Module Nominal Height
 176 #              bits[4:0]: 0 = <= 15mm tall
 177 #              bits[7:5]: 0 = raw card revision 0-3
 178 00
 179
 180 #      61 Module Maximum Thickness
 181 #              bits[3:0]: 0 = thickness front <= 1mm
 182 #              bits[7:4]: 0 = thinkness back <= 1mm
 183 00
 184
 185 #      62 Reference Raw Card Used
 186 #              bits[4:0]: 0 = Reference Raw card A used
 187 #              bits[6:5]: 0 = revision 0
 188 #              bit7 : 0 = Reference raw cards A through AL
 189 00
 190
 191 #      63 Address Mapping from Edge Connector to DRAM
 192 #              bit0 : 0 = standard mapping (not mirrored)
 193 #              bits[7:1]: reserved
 194 00
 195
 196 #      64 - 71 (reserved)
 197 00 00 00 00 00 00 00 00
 198
 199 #      72 - 79 (reserved)
 200 00 00 00 00 00 00 00 00
 201
 202 #      80 - 87 (reserved)
 203 00 00 00 00 00 00 00 00
 204
 205 #      88 - 95 (reserved)
 206 00 00 00 00 00 00 00 00
 207
 208 #      96 - 103 (reserved)
 209 00 00 00 00 00 00 00 00
 210
 211 #      104 - 111 (reserved)
 212 00 00 00 00 00 00 00 00
 213
 214 #      112 - 116 (reserved)
 215 00 00 00 00 00
 216
 217 # 117 - 118 Module ID: Module Manufacturers JEDEC ID Code
 218 #           0x0001 = AMD
 219 00 01
 220
 221 # 119 Module ID: Module Manufacturing Location - oem specified
 222 00
 223
 224 # 120 Module ID: Module Manufacture Year in BCD
 225 #     0x13 = 2013
 226 # 121 Module ID: Module Manufacture week
 227 #     0x12 = 12th week
 228 13 12
 229
 230 #      122 - 125: Module Serial Number
 231 00 00 00 00
 232
 233 #      126 - 127: Cyclical Redundancy Code
 234 c4 1b