src/soc/intel/common/block/gpio/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_COMMON_BLOCK_GPIO
   4         bool
   5         select HAVE_DEBUG_GPIO
   6         select HAVE_GPIO_SNAPSHOT_VERIFY_SUPPORT
   7         help
   8           Intel Processor common GPIO support
   9
  10 if SOC_INTEL_COMMON_BLOCK_GPIO
  11
  12 # Use to program Interrupt Polarity Control (IPCx) register
  13 # Each bit represents IRQx Active High Polarity Disable configuration:
  14 # when set to 1, the interrupt polarity associated with IRQx is inverted
  15 # to appear as Active Low to IOAPIC and vice versa
  16 config SOC_INTEL_COMMON_BLOCK_GPIO_ITSS_POL_CFG
  17         bool
  18         default n
  19
  20 # Used to configure Pad Tolerance as 1.8V or 3.3V
  21 config SOC_INTEL_COMMON_BLOCK_GPIO_PADCFG_PADTOL
  22         bool
  23         default n
  24
  25 # Used to configure IOSSTATE and IOSTERM
  26 config SOC_INTEL_COMMON_BLOCK_GPIO_IOSTANDBY
  27         bool
  28         default n
  29
  30 # Indicate if multiple ACPI devices are used for each gpio community.
  31 config SOC_INTEL_COMMON_BLOCK_GPIO_MULTI_ACPI_DEVICES
  32         bool
  33         default n
  34
  35 # Indicate if SoC supports dual-routing of GPIOs (to different paths like SCI,
  36 # NMI, SMI, IOAPIC). This is required to support IRQ and wake on the same pad.
  37 config SOC_INTEL_COMMON_BLOCK_GPIO_DUAL_ROUTE_SUPPORT
  38         bool
  39         default n
  40
  41 config SOC_INTEL_COMMON_BLOCK_GPIO_LOCK_USING_SBI
  42         bool
  43         default n
  44         help
  45           Till ADL PCH,`Pad Configuration Lock` can only be set or cleared
  46           using non-posted sideband write.
  47
  48 config SOC_INTEL_COMMON_BLOCK_GPIO_LOCK_USING_PCR
  49         bool
  50         default n
  51         depends on !SOC_INTEL_COMMON_BLOCK_GPIO_LOCK_USING_SBI
  52         help
  53           SoC user to select this config if `Pad Configuration Lock` can only be set or
  54           cleared using private configuration register (PCR) write.
  55           Starting with MTL SoC, the recommendation is to use PCR for locking down the
  56           GPIO configuration.
  57
  58 # Indicate if SoC supports 4 bits Pad Mode with PAD_CFG_DW0 registers
  59 config SOC_INTEL_COMMON_BLOCK_GPIO_PMODE_4BITS
  60         bool
  61         default n
  62         help
  63          SoC user to select this config if Pad Mode (PMODE) width of PAD_CFG_DW0 regiser
  64          is 4 bits to support Native Function 1 to 15.
  65
  66 config SOC_INTEL_COMMON_BLOCK_GPIO_16BIT_CPU_PORTID
  67         bool
  68         default n
  69         help
  70           Enable support for 16-bit CPU Port IDs.
  71           Intel SoCs (starting with Panther Lake) have extended the CPU Port ID field
  72           to 16 bits.
  73           Enable this option if your platform requires the GPIO driver to
  74           accommodate this larger Port ID value.
  75
  76 endif