src/soc/intel/denverton_ns/upd_display.c

   1 /* SPDX-License-Identifier: GPL-2.0-or-later */
   2
   3 #include <console/console.h>
   4 #include <fsp/util.h>
   5 #include <lib.h>
   6
   7 /* Display the UPD parameters for MemoryInit */
   8 void soc_display_fspm_upd_params(
   9         const FSPM_UPD *fspm_old_upd,
  10         const FSPM_UPD *fspm_new_upd)
  11 {
  12         const FSP_M_CONFIG *new;
  13         const FSP_M_CONFIG *old;
  14
  15         old = &fspm_old_upd->FspmConfig;
  16         new = &fspm_new_upd->FspmConfig;
  17
  18         printk(BIOS_SPEW, "UPD values for MemoryInit:\n");
  19
  20         #define DISPLAY_UPD(field) \
  21                 fsp_display_upd_value(#field, sizeof(old->field), \
  22                         old->field, new->field)
  23
  24         DISPLAY_UPD(PcdSmmTsegSize);
  25         DISPLAY_UPD(PcdFspDebugPrintErrorLevel);
  26         DISPLAY_UPD(PcdSpdSmbusAddress_0_0);
  27         DISPLAY_UPD(PcdSpdSmbusAddress_0_1);
  28         DISPLAY_UPD(PcdSpdSmbusAddress_1_0);
  29         DISPLAY_UPD(PcdSpdSmbusAddress_1_1);
  30         DISPLAY_UPD(PcdMrcRmtSupport);
  31         DISPLAY_UPD(PcdMrcRmtCpgcExpLoopCntValue);
  32         DISPLAY_UPD(PcdMrcRmtCpgcNumBursts);
  33         DISPLAY_UPD(PcdMemoryPreservation);
  34         DISPLAY_UPD(PcdFastBoot);
  35         DISPLAY_UPD(PcdEccSupport);
  36         DISPLAY_UPD(PcdHsuartDevice);
  37         DISPLAY_UPD(PcdMemoryDown);
  38         DISPLAY_UPD(PcdEnableSATA0);
  39         DISPLAY_UPD(PcdEnableSATA1);
  40         DISPLAY_UPD(PcdEnableIQAT);
  41         DISPLAY_UPD(PcdSmbusSpdWriteDisable);
  42         DISPLAY_UPD(PcdEnableMeShutdown);
  43         DISPLAY_UPD(PcdEnableXhci);
  44         DISPLAY_UPD(PcdDdrFreq);
  45         DISPLAY_UPD(PcdMmioSize);
  46         DISPLAY_UPD(PcdMeHeciCommunication);
  47         DISPLAY_UPD(PcdHsioLanesNumber);
  48         DISPLAY_UPD(PcdFiaMuxConfigPtr);
  49         DISPLAY_UPD(PcdHalfWidthEnable);
  50         DISPLAY_UPD(PcdTclIdle);
  51         DISPLAY_UPD(PcdInterleaveMode);
  52         DISPLAY_UPD(PcdMemoryThermalThrottling);
  53         DISPLAY_UPD(PcdSkipMemoryTest);
  54         DISPLAY_UPD(PcdUsb2Port1Pin);
  55         DISPLAY_UPD(PcdUsb2Port2Pin);
  56         DISPLAY_UPD(PcdUsb2Port3Pin);
  57         DISPLAY_UPD(PcdUsb2Port4Pin);
  58         DISPLAY_UPD(PcdUsb3Port1Pin);
  59         DISPLAY_UPD(PcdUsb3Port2Pin);
  60         DISPLAY_UPD(PcdUsb3Port3Pin);
  61         DISPLAY_UPD(PcdUsb3Port4Pin);
  62         DISPLAY_UPD(PcdIOxAPIC0_199);
  63         DISPLAY_UPD(PcdDmapX16);
  64
  65         #undef DISPLAY_UPD
  66
  67         hexdump(fspm_new_upd, sizeof(*fspm_new_upd));
  68 }
  69
  70 /* Display the UPD parameters for SiliconInit */
  71 void soc_display_fsps_upd_params(
  72         const FSPS_UPD *fsps_old_upd,
  73         const FSPS_UPD *fsps_new_upd)
  74 {
  75         const FSP_S_CONFIG *new;
  76         const FSP_S_CONFIG *old;
  77
  78         old = &fsps_old_upd->FspsConfig;
  79         new = &fsps_new_upd->FspsConfig;
  80
  81         printk(BIOS_SPEW, "UPD values for SiliconInit:\n");
  82
  83         #define DISPLAY_UPD(field) \
  84                 fsp_display_upd_value(#field, sizeof(old->field), \
  85                         old->field, new->field)
  86
  87         DISPLAY_UPD(PcdBifurcationPcie0);
  88         DISPLAY_UPD(PcdBifurcationPcie1);
  89         DISPLAY_UPD(PcdActiveCoreCount);
  90         DISPLAY_UPD(PcdCpuMicrocodePatchBase);
  91         DISPLAY_UPD(PcdCpuMicrocodePatchSize);
  92         DISPLAY_UPD(PcdEnablePcie0);
  93         DISPLAY_UPD(PcdEnablePcie1);
  94         DISPLAY_UPD(PcdEnableEmmc);
  95         DISPLAY_UPD(PcdEnableGbE);
  96         DISPLAY_UPD(PcdFiaMuxConfigRequestPtr);
  97         DISPLAY_UPD(PcdPcieRootPort0DeEmphasis);
  98         DISPLAY_UPD(PcdPcieRootPort1DeEmphasis);
  99         DISPLAY_UPD(PcdPcieRootPort2DeEmphasis);
 100         DISPLAY_UPD(PcdPcieRootPort3DeEmphasis);
 101         DISPLAY_UPD(PcdPcieRootPort4DeEmphasis);
 102         DISPLAY_UPD(PcdPcieRootPort5DeEmphasis);
 103         DISPLAY_UPD(PcdPcieRootPort6DeEmphasis);
 104         DISPLAY_UPD(PcdPcieRootPort7DeEmphasis);
 105         DISPLAY_UPD(PcdEMMCDLLConfigPtr);
 106         DISPLAY_UPD(PcdPcieRootPort0LinkSpeed);
 107         DISPLAY_UPD(PcdPcieRootPort1LinkSpeed);
 108         DISPLAY_UPD(PcdPcieRootPort2LinkSpeed);
 109         DISPLAY_UPD(PcdPcieRootPort3LinkSpeed);
 110         DISPLAY_UPD(PcdPcieRootPort4LinkSpeed);
 111         DISPLAY_UPD(PcdPcieRootPort5LinkSpeed);
 112         DISPLAY_UPD(PcdPcieRootPort6LinkSpeed);
 113         DISPLAY_UPD(PcdPcieRootPort7LinkSpeed);
 114         DISPLAY_UPD(PcdPcieRootPort0Aspm);
 115         DISPLAY_UPD(PcdPcieRootPort1Aspm);
 116         DISPLAY_UPD(PcdPcieRootPort2Aspm);
 117         DISPLAY_UPD(PcdPcieRootPort3Aspm);
 118         DISPLAY_UPD(PcdPcieRootPort4Aspm);
 119         DISPLAY_UPD(PcdPcieRootPort5Aspm);
 120         DISPLAY_UPD(PcdPcieRootPort6Aspm);
 121         DISPLAY_UPD(PcdPcieRootPort7Aspm);
 122
 123         #undef DISPLAY_UPD
 124
 125         hexdump(fsps_new_upd, sizeof(*fsps_new_upd));
 126 }