soc/intel/common/block/itss: Route PCI INT pin to PIRQ using PIR
[coreboot2.git] / .checkpatch.conf
blobac261a413b93dcdcfca75a0e244de660c834a0f5
1 # Not Linux, so don't expect a Linux tree.
2 --no-tree
4 # Ignore aspects we don't follow here.
5 --ignore C99_COMMENTS
6 --ignore GLOBAL_INITIALISERS
7 --ignore COMPARISON_TO_NULL
8 --ignore INITIALISED_STATIC
9 --ignore LINE_SPACING
10 --ignore NEW_TYPEDEFS
11 --ignore SPLIT_STRING
12 --ignore BLOCK_COMMENT_STYLE
13 --ignore AVOID_EXTERNS
14 --ignore VOLATILE
15 --ignore CONFIG_DESCRIPTION
16 --ignore MISSING_SPACE
17 --ignore CORRUPTED_PATCH
18 --ignore SPDX_LICENSE_TAG
19 --ignore UNDOCUMENTED_DT_STRING
20 --ignore PRINTK_WITHOUT_KERN_LEVEL
21 --ignore ASSIGN_IN_IF
22 --ignore UNNECESSARY_ELSE
23 --ignore GERRIT_CHANGE_ID
25 # FILE_PATH_CHANGES seems to not be working correctly. It will
26 # choke on added / deleted files even if the MAINTAINERS file
27 # is touched.
28 --ignore FILE_PATH_CHANGES
30 # This one has a linux path hard coded, so it would choke on
31 # some commits unnecessarily.
32 --ignore EXECUTE_PERMISSIONS
34 # Exclude vendorcode directories that don't follow coreboot's coding style.
35 --exclude src/vendorcode/amd
36 --exclude src/vendorcode/cavium
37 --exclude src/vendorcode/intel
38 --exclude src/vendorcode/mediatek