soc/intel/xeon_sp: Allow OS to control LTR and AER
[coreboot2.git] / src / mainboard / google / cherry / gpio.h
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1 /* SPDX-License-Identifier: GPL-2.0-only */
3 #ifndef __MAINBOARD_GOOGLE_CHERRY_GPIO_H__
4 #define __MAINBOARD_GOOGLE_CHERRY_GPIO_H__
6 #include <soc/gpio.h>
8 #define GPIO_EC_AP_INT GPIO(GPIO_04)
9 #define GPIO_WP GPIO(GPIO_05)
10 #define GPIO_SD_CD GPIO(I2SO1_D1)
11 #define GPIO_BEEP_ON GPIO(DMIC1_DAT)
12 #define GPIO_XHCI_DONE GPIO(DGI_D4)
13 #define GPIO_EC_IN_RW GPIO(DGI_D10)
14 #define GPIO_GSC_AP_INT GPIO(DGI_D11)
15 #define GPIO_RST_RT1011 GPIO(DGI_VSYNC)
16 #define GPIO_EN_SPK GPIO(UART1_RTS)
17 #define GPIO_RESET GPIO(UART1_CTS)
19 void setup_chromeos_gpios(void);
21 #endif