soc/amd/common/psp/psp_def.h: increase P2C_BUFFER_MAXSIZE
[coreboot2.git] / src / mainboard / google / reef / default.fmd
blob6eb99b590d446f6c7d2347f4e81b15b2a4fb30c9
1 FLASH 16M {
2         SI_DESC@0x0 0x1000
3         SI_BIOS@0x1000 0xf7e000 {
4                 IFWI@0x0 0x1ff000
5                 # SMMSTORE requires 64k alignment
6                 SMMSTORE@0xa4f000 0x40000
7                 UNIFIED_MRC_CACHE 0x21000 {
8                         RECOVERY_MRC_CACHE@0x0 0x10000
9                         RW_MRC_CACHE 0x10000
10                         RW_VAR_MRC_CACHE 0x1000
11                 }
12                 RO_VPD 0x4000
13                 FMAP 0x300
14                 COREBOOT(CBFS)
15                 BIOS_UNUSABLE 0x4f000
16         }
17         DEVICE_EXTENSION@0xf7f000 0x80000
18         # Currently, it is required that the BIOS region be a multiple of 8KiB.
19         # This is required so that the recovery mechanism can find SIGN_CSE
20         # region aligned to 4K at the center of BIOS region. Since the
21         # descriptor at the beginning uses 4K and BIOS starts at an offset of
22         # 4K, a hole of 4K is created towards the end of the flash to compensate
23         # for the size requirement of BIOS region.
24         # FIT tool thus creates descriptor with following regions:
25         # Descriptor --> 0 to 4K
26         # BIOS       --> 4K to 0xf7f000
27         # Device ext --> 0xf7f000 to 0xfff000
28         UNUSED_HOLE@0xfff000 0x1000