mb/google/nissa/var/rull: Configure Acoustic noise mitigation
[coreboot2.git] / src / soc / amd / common / block / data_fabric / Kconfig
blob0913a2cbf9c137f4d1ec115467506469c2eca621
1 ## SPDX-License-Identifier: GPL-2.0-only
3 config SOC_AMD_COMMON_BLOCK_DATA_FABRIC
4         bool
5         help
6           Select this option to add data fabric configuration related
7           functionality to the build.
9 config SOC_AMD_COMMON_BLOCK_DATA_FABRIC_DOMAIN
10         bool
11         depends on SOC_AMD_COMMON_BLOCK_DATA_FABRIC
12         select SOC_AMD_COMMON_BLOCK_ROOT_COMPLEX
13         help
14           Select this option to add functionality to the build to tell the
15           resource allocator about the MMIO regions configured in the data
16           fabric registers so that it knows in which regions it can properly
17           allocate the non-fixed MMIO devices.
19 config SOC_AMD_COMMON_BLOCK_DATA_FABRIC_MULTI_PCI_SEGMENT
20         bool
21         depends on SOC_AMD_COMMON_BLOCK_DATA_FABRIC_DOMAIN
22         help
23           Some AMD SoCs support more than one PCI segment with 256 buses. Those
24           SoCs however have a different data fabric register layout for the PCI
25           bus number decoding. SoCs that use a data fabric register pair for
26           the PCI bus number which includes the segment number must select this
27           option; SoCs that use one data fabric register for the PCI bus number
28           which doesn't include a segment number field mustn't select this.
30 config SOC_AMD_COMMON_BLOCK_DATA_FABRIC_EXTENDED_MMIO
31         bool
32         depends on SOC_AMD_COMMON_BLOCK_DATA_FABRIC_DOMAIN
33         help
34           Some AMD SoCs support more than 48 bit MMIO addresses. In order to
35           have enough bits for this, the MMIO address extension register is
36           introduced. SoCs that have this register must select this option in
37           order for the MMIO regions to be reported correctly.