src/soc/intel/apollolake/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_APOLLOLAKE
   4         bool
   5         select INTEL_CAR_CQOS
   6         select ACPI_INTEL_HARDWARE_SLEEP_VALUES
   7         select ACPI_NO_PCAT_8259
   8         select ARCH_X86
   9         select BOOT_DEVICE_SUPPORTS_WRITES
  10         # CPU specific options
  11         select CPU_INTEL_COMMON
  12         select CPU_SUPPORTS_PM_TIMER_EMULATION
  13         select PCR_COMMON_IOSF_1_0
  14         select SSE2
  15         select SUPPORT_CPU_UCODE_IN_CBFS
  16         # Audio options
  17         select ACPI_NHLT
  18         select SOC_INTEL_COMMON_NHLT
  19         # Misc options
  20         select CACHE_MRC_SETTINGS
  21         select EDK2_CPU_TIMER_LIB if PAYLOAD_EDK2
  22         select FAST_SPI_GENERATE_SSDT
  23         select FSP_PLATFORM_MEMORY_SETTINGS_VERSIONS
  24         select GENERIC_GPIO_LIB
  25         select HAVE_ASAN_IN_ROMSTAGE
  26         select HAVE_CF9_RESET_PREPARE
  27         select HAVE_DPTF_EISA_HID
  28         select HAVE_FSP_GOP
  29         select HAVE_FSP_LOGO_SUPPORT
  30         select HAVE_INTEL_FSP_REPO if !SOC_INTEL_GEMINILAKE
  31         select HAVE_SMI_HANDLER
  32         select INTEL_DESCRIPTOR_MODE_CAPABLE
  33         select INTEL_GMA_ACPI
  34         select INTEL_GMA_ADD_VBT if RUN_FSP_GOP
  35         select INTEL_GMA_SWSMISCI
  36         select MRC_SETTINGS_PROTECT
  37         select MRC_SETTINGS_VARIABLE_DATA
  38         select NO_PM_ACPI_TIMER
  39         select NO_UART_ON_SUPERIO
  40         select NO_XIP_EARLY_STAGES
  41         select FSP_COMPRESS_FSP_M_LZ4
  42         select PARALLEL_MP_AP_WORK
  43         select PCIEXP_ASPM
  44         select PCIEXP_COMMON_CLOCK
  45         select PCIEXP_CLK_PM
  46         select PCIEXP_L1_SUB_STATE
  47         select PERIODIC_SMI_RATE_SELECTION_IN_GEN_PMCON_B
  48         select PLATFORM_USES_FSP2_0
  49         select PMC_INVALID_READ_AFTER_WRITE
  50         select PMC_GLOBAL_RESET_ENABLE_LOCK
  51         select REG_SCRIPT
  52         select SA_ENABLE_IMR
  53         select SOC_INTEL_COMMON
  54         select SOC_INTEL_COMMON_ACPI_WAKE_SOURCE
  55         select SOC_INTEL_COMMON_BLOCK
  56         select SOC_INTEL_COMMON_BLOCK_POWER_LIMIT
  57         select SOC_INTEL_COMMON_BLOCK_ACPI
  58         select SOC_INTEL_COMMON_BLOCK_CAR
  59         select SOC_INTEL_COMMON_BLOCK_CPU
  60         select SOC_INTEL_COMMON_BLOCK_GPIO_DUAL_ROUTE_SUPPORT
  61         select SOC_INTEL_COMMON_BLOCK_GPIO_MULTI_ACPI_DEVICES
  62         select SOC_INTEL_COMMON_BLOCK_GPIO_IOSTANDBY
  63         select SOC_INTEL_COMMON_BLOCK_HECI1_DISABLE_USING_PCR
  64         select SOC_INTEL_COMMON_PCH_CLIENT
  65         select SOC_INTEL_COMMON_BLOCK_PMC_DISCOVERABLE
  66         select SOC_INTEL_COMMON_BLOCK_SRAM
  67         select SOC_INTEL_COMMON_BLOCK_SA
  68         select SOC_INTEL_COMMON_BLOCK_SCS
  69         select SOC_INTEL_COMMON_BLOCK_XHCI_ELOG
  70         select SOC_INTEL_COMMON_BLOCK_SMM
  71         select SOC_INTEL_COMMON_FSP_RESET
  72         select SOC_INTEL_COMMON_RESET
  73         select SOC_INTEL_INTEGRATED_SOUTHCLUSTER
  74         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
  75         select SOC_INTEL_NO_BOOTGUARD_MSR
  76         select TSC_MONOTONIC_TIMER
  77         select UDELAY_TSC
  78         select UDK_2017_BINDING
  79         select USE_FSP_NOTIFY_PHASE_POST_PCI_ENUM
  80         select USE_FSP_NOTIFY_PHASE_READY_TO_BOOT
  81         select USE_FSP_NOTIFY_PHASE_END_OF_FIRMWARE
  82         # This SoC does not map SPI flash like many previous SoC. Therefore we
  83         # provide a custom media driver that facilitates mapping
  84         select X86_CUSTOM_BOOTMEDIA
  85         help
  86           Intel Apollolake support
  87
  88 config SOC_INTEL_GEMINILAKE
  89         bool
  90         default n
  91         select SOC_INTEL_APOLLOLAKE
  92         select SOC_INTEL_COMMON_BLOCK_CNVI
  93         select SOC_INTEL_COMMON_BLOCK_CPU_MPINIT
  94         select SOC_INTEL_COMMON_BLOCK_SGX
  95         select SOC_INTEL_COMMON_BLOCK_GSPI_VERSION_2
  96         select IDT_IN_EVERY_STAGE
  97         select PAGING_IN_CACHE_AS_RAM
  98         select INTEL_CAR_NEM
  99         help
 100           Intel Geminilake support
 101
 102 if SOC_INTEL_APOLLOLAKE
 103
 104 config FSP_STATUS_GLOBAL_RESET
 105         hex
 106         default 0x40000005
 107
 108 config USE_LEGACY_8254_TIMER
 109         default y
 110
 111 config SKIP_CSE_RBP
 112         bool
 113         default y if BOOT_DEVICE_MEMORY_MAPPED
 114         help
 115           Tell CSE we do not need to use Ring Buffer Protocol (RBP) to fetch
 116           firmware for us if we are using memory-mapped SPI. This lets CSE
 117           state machine transition to next boot state, so that it can function
 118           as designed.
 119
 120 config DISABLE_HECI1_AT_PRE_BOOT
 121         default y
 122
 123 config MAX_HECI_DEVICES
 124         int
 125         default 3
 126
 127 config MAX_CPUS
 128         int
 129         default 4
 130
 131 config VBOOT
 132         select VBOOT_SEPARATE_VERSTAGE
 133         select VBOOT_MUST_REQUEST_DISPLAY
 134         select VBOOT_STARTS_IN_BOOTBLOCK
 135         select VBOOT_VBNV_CMOS if !VBOOT_VBNV_FLASH
 136         select VBOOT_VBNV_CMOS_BACKUP_TO_FLASH if !VBOOT_VBNV_FLASH
 137
 138 config TPM_ON_FAST_SPI
 139         bool
 140         default n
 141         depends on MEMORY_MAPPED_TPM
 142         help
 143           TPM part is conntected on Fast SPI interface and is mapped to the
 144           linear address space.
 145
 146 config PCR_BASE_ADDRESS
 147         hex
 148         default 0xd0000000
 149         help
 150           This option allows you to select MMIO Base Address of sideband bus.
 151
 152 config DCACHE_RAM_BASE
 153         hex
 154         default 0xfef00000
 155
 156 config DCACHE_RAM_SIZE
 157         hex
 158         default 0x100000 if SOC_INTEL_GEMINILAKE
 159         default 0xc0000
 160         help
 161           The size of the cache-as-ram region required during bootblock
 162           and/or romstage.
 163
 164 config DCACHE_BSP_STACK_SIZE
 165         hex
 166         default 0x4000
 167         help
 168           The amount of anticipated stack usage in CAR by bootblock and
 169           other stages.
 170
 171 config SOC_INTEL_COMMON_BLOCK_GSPI_CLOCK_MHZ
 172         int
 173         default 100
 174
 175 config CPU_XTAL_HZ
 176         default 19200000
 177
 178 config DRIVERS_I2C_DESIGNWARE_CLOCK_MHZ
 179         int
 180         default 133
 181
 182 # 32KiB bootblock is all that is mapped in by the CSE at top of 4GiB.
 183 config C_ENV_BOOTBLOCK_SIZE
 184         hex
 185         default 0x8000
 186
 187 config ROMSTAGE_ADDR
 188         hex
 189         default 0xfef20000
 190         help
 191           The base address (in CAR) where romstage should be linked
 192
 193 config VERSTAGE_ADDR
 194         hex
 195         default 0xfef40000
 196         help
 197           The base address (in CAR) where verstage should be linked
 198
 199 config FSP_HEADER_PATH
 200         default "src/vendorcode/intel/fsp/fsp2_0/geminilake/2.2.0.0" if VENDOR_GOOGLE && SOC_INTEL_GEMINILAKE
 201         default "src/vendorcode/intel/fsp/fsp2_0/geminilake/2.2.3.1" if SOC_INTEL_GEMINILAKE
 202         default "3rdparty/fsp/ApolloLakeFspBinPkg/Include/"
 203
 204 config FSP_FD_PATH
 205         default "3rdparty/fsp/ApolloLakeFspBinPkg/FspBin/Fsp.fd"
 206
 207 config FSP_M_ADDR
 208         hex
 209         default 0xfef40000
 210         help
 211           The address FSP-M will be relocated to during build time
 212
 213 config NEED_LBP2
 214         bool "Write contents for logical boot partition 2."
 215         default n
 216         help
 217           Write the contents from a file into the logical boot partition 2
 218           region defined by LBP2_FMAP_NAME.
 219
 220 config LBP2_FMAP_NAME
 221         string "Name of FMAP region to put logical boot partition 2"
 222         depends on NEED_LBP2
 223         default "SIGN_CSE"
 224         help
 225           Name of FMAP region to write logical boot partition 2 data.
 226
 227 config LBP2_FROM_IFWI
 228         bool "Extract the LBP2 from the IFWI binary"
 229         depends on NEED_LBP2
 230         default n
 231         help
 232          The Logical Boot Partition will be automatically extracted
 233          from the supplied IFWI binary
 234
 235 config LBP2_FILE_NAME
 236         string "Path of file to write to logical boot partition 2 region"
 237         depends on NEED_LBP2 && !LBP2_FROM_IFWI
 238         default "3rdparty/blobs/mainboard/\$(CONFIG_MAINBOARD_DIR)/lbp2.bin"
 239         help
 240           Name of file to store in the logical boot partition 2 region.
 241
 242 config NEED_IFWI
 243         bool "Write content into IFWI region"
 244         default n
 245         help
 246           Write the content from a file into IFWI region defined by
 247           IFWI_FMAP_NAME.
 248
 249 config IFWI_FMAP_NAME
 250         string "Name of FMAP region to pull IFWI into"
 251         depends on NEED_IFWI
 252         default "IFWI"
 253         help
 254           Name of FMAP region to write IFWI.
 255
 256 config IFWI_FILE_NAME
 257         string "Path of file to write to IFWI region"
 258         depends on NEED_IFWI
 259         default "3rdparty/blobs/mainboard/\$(CONFIG_MAINBOARD_DIR)/ifwi.bin"
 260         help
 261           Name of file to store in the IFWI region.
 262
 263 config MAX_ROOT_PORTS
 264         int
 265         default 6
 266
 267 config NHLT_DMIC_1CH_16B
 268         bool
 269         depends on ACPI_NHLT
 270         default n
 271         help
 272           Include DSP firmware settings for 1 channel 16B DMIC array.
 273
 274 config NHLT_DMIC_2CH_16B
 275         bool
 276         depends on ACPI_NHLT
 277         default n
 278         help
 279           Include DSP firmware settings for 2 channel 16B DMIC array.
 280
 281 config NHLT_DMIC_4CH_16B
 282         bool
 283         depends on ACPI_NHLT
 284         default n
 285         help
 286           Include DSP firmware settings for 4 channel 16B DMIC array.
 287
 288 config NHLT_MAX98357
 289         bool
 290         depends on ACPI_NHLT
 291         default n
 292         help
 293           Include DSP firmware settings for headset codec.
 294
 295 config NHLT_DA7219
 296         bool
 297         depends on ACPI_NHLT
 298         default n
 299         help
 300           Include DSP firmware settings for headset codec.
 301
 302 config NHLT_RT5682
 303         bool
 304         depends on ACPI_NHLT
 305         default n
 306         help
 307           Include DSP firmware settings for headset codec.
 308 #
 309 # Each bit in QOS mask controls this many bytes. This is calculated as:
 310 # (CACHE_WAYS / CACHE_BITS_PER_MASK) * CACHE_LINE_SIZE * CACHE_SETS
 311 #
 312
 313 config CACHE_QOS_SIZE_PER_BIT
 314         hex
 315         default 0x20000 # 128 KB
 316
 317 config L2_CACHE_SIZE
 318         hex
 319         default 0x400000 if SOC_INTEL_GEMINILAKE
 320         default 0x100000
 321
 322 config SMM_RESERVED_SIZE
 323         hex
 324         default 0x100000
 325
 326 config CHIPSET_DEVICETREE
 327         string
 328         default "soc/intel/apollolake/chipset_glk.cb" if SOC_INTEL_GEMINILAKE
 329         default "soc/intel/apollolake/chipset_apl.cb"
 330
 331 config IFD_CHIPSET
 332         string
 333         default "glk" if SOC_INTEL_GEMINILAKE
 334         default "aplk"
 335
 336 config CPU_BCLK_MHZ
 337         int
 338         default 100
 339
 340 config CONSOLE_UART_BASE_ADDRESS
 341         hex
 342         default 0xcdffc000
 343         depends on INTEL_LPSS_UART_FOR_CONSOLE
 344
 345 # M and N divisor values for clock frequency configuration.
 346 # These values get us a 1.836 MHz clock (ideally we want 1.843 MHz)
 347 config SOC_INTEL_COMMON_LPSS_UART_CLK_M_VAL
 348         hex
 349         default 0x25a
 350
 351 config SOC_INTEL_COMMON_LPSS_UART_CLK_N_VAL
 352         hex
 353         default 0x7fff
 354
 355 config SOC_ESPI
 356         bool
 357         default n
 358         help
 359           Use eSPI bus instead of LPC
 360
 361 config SOC_INTEL_COMMON_BLOCK_GSPI_MAX
 362         int
 363         default 3
 364
 365 config SOC_INTEL_I2C_DEV_MAX
 366         int
 367         default 8
 368
 369 # Don't include the early page tables in RW_A or RW_B cbfs regions
 370 config RO_REGION_ONLY
 371         string
 372         default "pdpt pt"
 373
 374 config INTEL_GMA_PANEL_2
 375         bool
 376         default n
 377
 378 config INTEL_GMA_BCLV_OFFSET
 379         default 0xc8358 if INTEL_GMA_PANEL_2
 380         default 0xc8258
 381
 382 config INTEL_GMA_BCLV_WIDTH
 383         default 32
 384
 385 config INTEL_GMA_BCLM_OFFSET
 386         default 0xc8354 if INTEL_GMA_PANEL_2
 387         default 0xc8254
 388
 389 config INTEL_GMA_BCLM_WIDTH
 390         default 32
 391
 392 config BOOTBLOCK_IN_CBFS
 393         bool
 394         default n
 395
 396 config HAVE_PAM0_REGISTER
 397         bool
 398         default n
 399
 400 config DOMAIN_RESOURCE_32BIT_LIMIT
 401         default PCR_BASE_ADDRESS
 402
 403 endif