src/soc/intel/xeon_sp/spr/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_SAPPHIRERAPIDS_SP
   4         bool
   5         select FSP_NVS_DATA_POST_SILICON_INIT
   6         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
   7         select DISABLE_ACPI_HIBERNATE
   8         select DEFAULT_X2APIC_RUNTIME
   9         select CACHE_MRC_SETTINGS
  10         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  11         select PLATFORM_USES_FSP2_3
  12         select SOC_INTEL_CSE_SERVER_SKU
  13         select XEON_SP_COMMON_BASE
  14         select HAVE_IOAT_DOMAINS
  15         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  16         select UDK_202005_BINDING
  17         select SOC_INTEL_HAS_CXL
  18         select HAVE_X86_64_SUPPORT
  19         help
  20           Intel Sapphire Rapids-SP support
  21
  22 if SOC_INTEL_SAPPHIRERAPIDS_SP
  23
  24 config CHIPSET_DEVICETREE
  25         string
  26         default "soc/intel/xeon_sp/spr/chipset.cb"
  27
  28 config FSP_HEADER_PATH
  29         string "Location of FSP headers"
  30         default "src/vendorcode/intel/fsp/fsp2_0/sapphirerapids_sp"
  31
  32 config MAX_CPUS
  33         int
  34         default 255
  35
  36 config ACPI_CPU_STRING
  37         string
  38         default "C%03X"
  39
  40 config PCR_BASE_ADDRESS
  41         hex
  42         default 0xfd000000
  43         help
  44           This option allows you to select MMIO Base Address of sideband bus.
  45
  46 config DCACHE_RAM_BASE
  47         hex
  48         default 0xfe800000
  49
  50 config DCACHE_RAM_SIZE
  51         hex
  52         default 0x1fff00
  53         help
  54           The size of the cache-as-ram region required during bootblock
  55           and/or romstage. FSP-T reserves the upper 0x100 for
  56           FspReservedBuffer.
  57
  58 config DCACHE_BSP_STACK_SIZE
  59         hex
  60         default 0x40000
  61         help
  62           The amount of anticipated stack usage in CAR by bootblock and
  63           other stages. It needs to include FSP-M stack requirement and
  64           CB romstage stack requirement. The integration documentation
  65           says this needs to be 256KiB.
  66
  67 config FSP_M_RC_HEAP_SIZE
  68         hex
  69         default 0x150000
  70         help
  71           On xeon_sp/spr FSP-M has two separate heap managers, one regular
  72           whose size and base are controllable via the StackBase and
  73           StackSize UPDs and a 'rc' heap manager that is statically
  74           allocated at 0xfe800000 (the CAR base) and consumes about 0x150000
  75           bytes of memory.
  76
  77
  78 config STACK_SIZE
  79         hex
  80         default 0x4000
  81
  82 config FSP_TEMP_RAM_SIZE
  83         hex
  84         depends on FSP_USES_CB_STACK
  85         default 0x60000
  86         help
  87           The amount of anticipated heap usage in CAR by FSP.
  88           Refer to Platform FSP integration guide document to know
  89           the exact FSP requirement for Heap setup.  The FSP integration
  90           documentation says this needs to be at least 128KiB, but practice
  91           show this needs to be 256KiB or more.
  92
  93 config IED_REGION_SIZE
  94         hex
  95         default 0x400000
  96
  97 config IFD_CHIPSET
  98         string
  99         default "lbg"
 100
 101 config SOC_INTEL_COMMON_BLOCK_P2SB
 102         def_bool y
 103
 104 config SOC_INTEL_HAS_BIOS_DONE_MSR
 105         def_bool y
 106
 107 config SOC_INTEL_HAS_NCMEM
 108         def_bool y
 109
 110 config CPU_BCLK_MHZ
 111         int
 112         default 100
 113
 114 # SPR-SP has 4 IMCs, 2 channels per IMC, 2 DIMMs per channel
 115 # Default value is set to two sockets, full config.
 116 config MAX_IMC
 117         int
 118         default 4
 119
 120 config DIMM_MAX
 121         int
 122         default 32
 123
 124 # DDR4
 125 config DIMM_SPD_SIZE
 126         int
 127         default 1024
 128
 129 config MAX_ACPI_TABLE_SIZE_KB
 130         int
 131         default 512 if MAX_SOCKET = 4
 132         default 224
 133
 134 config FIXED_SMBUS_IO_BASE
 135         default 0x780
 136
 137 config DISPLAY_UPD_IIO_DATA
 138         def_bool n
 139         depends on DISPLAY_UPD_DATA
 140
 141 if INTEL_TXT
 142
 143 config INTEL_TXT_SINIT_SIZE
 144         hex
 145         default 0x50000
 146         help
 147           According to document number 572782 this needs to be 256KiB
 148           for the SINIT module and 64KiB for SINIT data.
 149
 150 config INTEL_TXT_HEAP_SIZE
 151         hex
 152         default 0xf0000
 153         help
 154           This must be 960KiB according to 572782.
 155
 156 endif # INTEL_TXT
 157
 158 config ENABLE_IO_MARGINING
 159         bool "Enable IO Margining"
 160         default n
 161         depends on !PCIEXP_ASPM
 162         help
 163           Enable support for I/O margining. This is mutually exclusive with
 164           ASPM. This option is intended for debugging and validation and
 165           should normally be disabled.
 166
 167 config ENABLE_RMT
 168         bool "Enable RMT"
 169         default n
 170         help
 171           Enable Rank Margining Tool. This option is intended for debugging and
 172           validation and should normally be disabled.
 173
 174 config MEM_POR_FREQ
 175         bool "Enforce Plan Of Record restrictions for DDR5 frequency and voltage"
 176         default n
 177         help
 178           When RMT is enabled. Select this option to enforce Intel Plan Of Record(POR)
 179           restriction on DDR5 frequency & voltage settings.
 180 endif