src/soc/intel/xeon_sp/cpx/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_COOPERLAKE_SP
   4         bool
   5         select XEON_SP_COMMON_BASE
   6         select PLATFORM_USES_FSP2_2
   7         select CACHE_MRC_SETTINGS
   8         select NO_FSP_TEMP_RAM_EXIT
   9         select HAVE_INTEL_FSP_REPO
  10         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  11         select UDK_202005_BINDING
  12         help
  13           Intel Cooper Lake-SP support
  14
  15 if SOC_INTEL_COOPERLAKE_SP
  16
  17 config FSP_HEADER_PATH
  18         default "3rdparty/fsp/CedarIslandFspBinPkg/Include"
  19
  20 config FSP_FD_PATH
  21         default "3rdparty/fsp/CedarIslandFspBinPkg/Fsp.fd"
  22
  23 config MAX_SOCKET
  24         int
  25         default 2
  26
  27 config MAX_CPUS
  28         int
  29         default 255
  30
  31 config PCR_BASE_ADDRESS
  32         hex
  33         default 0xfd000000
  34         help
  35           This option allows you to select MMIO Base Address of sideband bus.
  36
  37 config DCACHE_RAM_BASE
  38         hex
  39         default 0xfe800000
  40
  41 config DCACHE_RAM_SIZE
  42         hex
  43         default 0x1fff00
  44         help
  45           The size of the cache-as-ram region required during bootblock
  46           and/or romstage. FSP-T reserves the upper 0x100 for
  47           FspReservedBuffer.
  48
  49 config DCACHE_BSP_STACK_SIZE
  50         hex
  51         default 0x40000
  52         help
  53           The amount of anticipated stack usage in CAR by bootblock and
  54           other stages. It needs to include FSP-M stack requirement and
  55           CB romstage stack requirement. The integration documentation
  56           says this needs to be 256KiB.
  57
  58 config FSP_M_RC_HEAP_SIZE
  59         hex
  60         default 0x130000
  61         help
  62           On xeon_sp/cpx FSP-M has two separate heap managers, one regular
  63           whose size and base are controllable via the StackBase and
  64           StackSize UPDs and a 'rc' heap manager that is statically
  65           allocated at 0xfe800000 (the CAR base) and consumes about 0x130000
  66           bytes of memory.
  67
  68 config CPU_MICROCODE_CBFS_LOC
  69         hex
  70         default 0xfff0fdc0
  71
  72 config CPU_MICROCODE_CBFS_LEN
  73         hex
  74         default 0x7C00
  75
  76 config STACK_SIZE
  77         hex
  78         default 0x4000
  79
  80 config FSP_TEMP_RAM_SIZE
  81         hex
  82         depends on FSP_USES_CB_STACK
  83         default 0x40000
  84         help
  85           The amount of anticipated heap usage in CAR by FSP.
  86           Refer to Platform FSP integration guide document to know
  87           the exact FSP requirement for Heap setup.  The FSP integration
  88           documentation says this needs to be at least 128KiB, but practice
  89           show this needs to be 256KiB or more.
  90
  91 config IED_REGION_SIZE
  92         hex
  93         default 0x400000
  94
  95 config IFD_CHIPSET
  96         string
  97         default "lbg"
  98
  99 config SOC_INTEL_COMMON_BLOCK_P2SB
 100         def_bool y
 101
 102 config CPU_BCLK_MHZ
 103         int
 104         default 100
 105
 106 # CPX-SP has 2 IMCs, 3 channels per IMC, 2 DIMMs per channel
 107 # Default value is set to one socket, full config.
 108 config DIMM_MAX
 109         default 12
 110
 111 # DDR4
 112 config DIMM_SPD_SIZE
 113         default 512
 114
 115 config XEON_SP_HAVE_IIO_IOAPIC
 116         bool
 117         default y
 118
 119 if INTEL_TXT
 120
 121 config INTEL_TXT_SINIT_SIZE
 122         hex
 123         default 0x50000
 124         help
 125           According to document number 572782 this needs to be 256KiB
 126           for the SINIT module and 64KiB for SINIT data.
 127
 128 config INTEL_TXT_HEAP_SIZE
 129         hex
 130         default 0xf0000
 131         help
 132           This must be 960KiB according to 572782.
 133
 134 endif # INTEL_TXT
 135
 136 endif