src/soc/intel/xeon_sp/acpi/pci_irqs.asl

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2
   3 #include <soc/acpi_asl.h>
   4
   5 /*
   6  * Refer to Intel® C620 Series Chipset Platform Controller Hub EDS section 20.11
   7  * CONFIG_PCR_BASE_ADDRESS 0xfd000000 0x3100
   8  * (0xfd000000 | ((uint8_t)(0xC4) << 16) | (uint16_t)(0x3100) = 0xFDC43100
   9  *
  10  * PIRQ routing control is in PCR ITSS region.
  11  */
  12
  13 OperationRegion (ITSS, SystemMemory, PCR_ITSS_PIRQA_ROUT +
  14         CONFIG_PCR_BASE_ADDRESS + (PID_ITSS << PCR_PORTID_SHIFT), 8)
  15 Field (ITSS, ByteAcc, NoLock, Preserve)
  16 {
  17         PIRA, 8,  /* PIRQA Routing Control */
  18         PIRB, 8,  /* PIRQB Routing Control */
  19         PIRC, 8,  /* PIRQC Routing Control */
  20         PIRD, 8,  /* PIRQD Routing Control */
  21         PIRE, 8,  /* PIRQE Routing Control */
  22         PIRF, 8,  /* PIRQF Routing Control */
  23         PIRG, 8,  /* PIRQG Routing Control */
  24         PIRH, 8,  /* PIRQH Routing Control */
  25 }
  26
  27 Name (IREN, 0x80)  /* Interrupt Routing Enable */
  28 Name (IREM, 0x0f)  /* Interrupt Routing Mask */
  29
  30 Name (PRSA, ResourceTemplate ()
  31 {
  32         IRQ (Level, ActiveLow, Shared, )
  33                 {3,4,5,6,7,10,11,12,14,15}
  34 })
  35 Alias (PRSA, PRSB)
  36 Name (PRSC, ResourceTemplate ()
  37 {
  38         IRQ (Level, ActiveLow, Shared, )
  39                 {3,4,5,6,10,11,12,14,15}
  40 })
  41 Alias (PRSC, PRSD)
  42 Alias (PRSA, PRSE)
  43 Alias (PRSA, PRSF)
  44 Alias (PRSA, PRSG)
  45 Alias (PRSA, PRSH)
  46
  47 MAKE_LINK_DEV(A,1)
  48 MAKE_LINK_DEV(B,2)
  49 MAKE_LINK_DEV(C,3)
  50 MAKE_LINK_DEV(D,4)
  51 MAKE_LINK_DEV(E,5)
  52 MAKE_LINK_DEV(F,6)
  53 MAKE_LINK_DEV(G,7)
  54 MAKE_LINK_DEV(H,8)