src/mainboard/pcengines/apu2/spd/HYNIX-2G-1333.spd.hex

   1 # PCEngines 2Gb 1333
   2
   3 # SPD contents for APU 2GB DDR3 NO ECC (1333MHz PC1333) soldered down
   4 #  0 Number of SPD Bytes used / Total SPD Size / CRC Coverage
   5 #    bits[3:0]: 1 = 128 SPD Bytes Used
   6 #    bits[6:4]: 1 = 256 SPD Bytes Total
   7 #    bit7 : 0 = CRC covers bytes 0 ~ 128
   8 01
   9
  10 #       1 SPD Revision
  11 #    0x13 = Revision 1.3
  12 13
  13
  14 #       2 Key Byte / DRAM Device Type
  15 #               bits[7:0]: 0x0b = DDR3 SDRAM
  16 0B
  17
  18 #  3 Key Byte / Module Type
  19 #    bits[3:0]: 3 = SO-DIMM
  20 #    bits[3:0]: 8 = 72b-SO-DIMM
  21 #    bits[7:4]:     reserved
  22 03
  23
  24 #       4 SDRAM CHIP Density and Banks
  25 #               bits[3:0]: 3 = 2 Gigabits Total SDRAM capacity per chip
  26 #               bits[3:0]: 4 = 4 Gigabits Total SDRAM capacity per chip
  27 #               bits[6:4]: 0 = 3 (8 banks)
  28 #               bit7 : reserved
  29 03
  30
  31 #  5 SDRAM Addressing
  32 #    bits[2:0]: 1 = 10 Column Address Bits
  33 #    bits[5:3]: 4 = 16 Row Address Bits
  34 #    bits[5:3]: 3 = 15 Row Address Bits
  35 #    bits[5:3]: 2 = 14 Row Address Bits
  36 #    bits[7:6]:     reserved
  37 19
  38
  39 #       6 Module Nominal Voltage, VDD
  40 #               bit0 : 0 = 1.5 V operable
  41 #               bit1 : 0 = NOT 1.35 V operable
  42 #               bit2 : 0 = NOT 1.25 V operable
  43 #               bits[7:3]: reserved
  44 00
  45
  46 #       7 Module Organization
  47 #       bits[2:0]: 1 = 8 bits
  48 #               bits[2:0]: 2 = 16 bits
  49 #               bits[5:3]: 0 = 1 Rank
  50 #               bits[7:6]: reserved
  51 01
  52
  53 #       8 Module Memory Bus Width
  54 #               bits[2:0]: 3 = Primary bus width is 64 bits
  55 #               bits[4:3]: 0 = 0 bits (no bus width extension)
  56 #               bits[4:3]: 1 = 8 bits (for ECC)
  57 #               bits[7:5]: reserved
  58 03
  59
  60 #       9 Fine Timebase (FTB) Dividend / Divisor
  61 #               bits[3:0]: 0x02 divisor
  62 #               bits[7:4]: 0x05 dividend
  63 #               5 / 2 = 2.5ps
  64 52
  65
  66 # 10 Medium Timebase (MTB) Dividend
  67 # 11 Medium Timebase (MTB) Divisor
  68 #    1 / 8 = .125 ns
  69 01 08
  70
  71 #       12 SDRAM Minimum Cycle Time (tCKmin)
  72 #               0x0a = tCKmin of 1.25 ns = DDR3-1600 (800 MHz clock)
  73 #               0x0c = tCKmin of 1.5 ns  = DDR3-1333 (667 MHz clock)
  74 #    0x0c  = tCKmin of 1.5 ns = in multiples of MTB
  75 0C
  76
  77 #       13 Reserved
  78 00
  79
  80 #       14 CAS Latencies Supported, Least Significant Byte
  81 #       15 CAS Latencies Supported, Most Significant Byte
  82 #               Cas Latencies of 11 - 5 are supported
  83 7E 00
  84
  85 #       16 Minimum CAS Latency Time (tAAmin)
  86 #    0x6C = 13.5ns - DDR3-1333
  87 #    0x69 = 13.125 ns - DDR3-1333
  88 69
  89
  90 #       17 Minimum Write Recovery Time (tWRmin)
  91 #               0x78 = tWR of 15ns - All DDR3 speed grades
  92 78
  93
  94 #       18 Minimum RAS# to CAS# Delay Time (tRCDmin)
  95 #    0x6E = 13.5ns -  DDR3-1333
  96 #    0x69 = 13.125 ns - DDR3-1333
  97 69
  98
  99 #       19 Minimum Row Active to Row Active Delay Time (tRRDmin)
 100 #               0x30 = 6.0ns
 101 #               0x38 = 7.0ns
 102 #               0x3C = 7.5ns
 103 30
 104
 105 # 20 Minimum Row Precharge Delay Time (tRPmin)
 106 #    0x6C = 13.5ns -
 107 #    0x69 = 13.125 ns - DDR3-1333
 108 69
 109
 110 #       21 Upper Nibbles for tRAS and tRC
 111 #               bits[3:0]: tRAS most significant nibble = 1 (see byte 22)
 112 #               bits[7:4]: tRC most significant nibble = 1 (see byte 23)
 113 11
 114
 115 #       22 Minimum Active to Precharge Delay Time (tRASmin), LSB
 116 #    0x120 = 36ns - DDR3-1333 (see byte 21)
 117 #               0x120 = 36ns - DDR3
 118 20
 119
 120 #       23 Minimum Active to Active/Refresh Delay Time (tRCmin), LSB
 121 #    0x289 = 49.125ns - DDR3-1333
 122 89
 123
 124 # 24 Minimum Refresh Recovery Delay Time (tRFCmin), LSB
 125 # 25 Minimum Refresh Recovery Delay Time (tRFCmin), MSB
 126 #   0x500 = 160ns - for 2 Gigabit chips
 127 #   0x820 = 260ns - for 4 Gigabit chips
 128 00 05
 129
 130 #       26 Minimum Internal Write to Read Command Delay Time (tWTRmin)
 131 #               0x3c = 7.5 ns - All DDR3 SDRAM speed bins
 132 3C
 133
 134 #       27 Minimum Internal Read to Precharge Command Delay Time (tRTPmin)
 135 #               0x3c = 7.5ns - All DDR3 SDRAM speed bins
 136 3C
 137
 138 #       28 Upper Nibble for tFAWmin
 139 #       29 Minimum Four Activate Window Delay Time (tFAWmin)
 140 #    0x00F0 = 30ns -  DDR3-1333, 1 KB page size
 141 00 F0
 142
 143 #       30 SDRAM Optional Feature
 144 #               bit0 : 1= RZQ/6 supported
 145 #               bit1 : 1 = RZQ/7 supported
 146 #               bits[6:2]: reserved
 147 #               bit7 : 1 = DLL Off mode supported
 148 83
 149
 150 #       31 SDRAM Thermal and Refresh Options
 151 #               bit0 : 1 = Temp up to 95c supported
 152 #               bit1 : 0 = 85-95c uses 2x refresh rate
 153 #               bit2 : 1 = Auto Self Refresh supported
 154 #    bit3     : 0 = no on die thermal sensor
 155 #               bits[6:4]: reserved
 156 #    bit7     : 0 = partial self refresh supported
 157 01
 158
 159 #       32 Module Thermal Sensor
 160 #               0 = Thermal sensor not incorporated onto this assembly
 161 00
 162
 163 #       33 SDRAM Device Type
 164 #               bits[1:0]: 0 = Signal Loading not specified
 165 #               bits[3:2]: reserved
 166 #               bits[6:4]: 0 = Die count not specified
 167 #               bit7 : 0 = Standard Monolithic DRAM Device
 168 00
 169
 170 #       34 Fine Offset for SDRAM Minimum Cycle Time (tCKmin)
 171 00
 172
 173 #       35 Fine Offset for Minimum CAS Latency Time (tAAmin)
 174 00
 175
 176 #       36 Fine Offset for Minimum RAS# to CAS# Delay Time (tRCDmin)
 177 00
 178
 179 #       37 Fine Offset for Minimum Row Precharge Delay Time (tRPmin)
 180 00
 181
 182 #       38 Fine Offset for Minimum Active to Active/Refresh Delay (tRCmin)
 183 00
 184
 185 #      39  40 (reserved)
 186 00 00
 187
 188 # 41 tMAW, MAC
 189 # 8K*tREFI / 200k
 190 86
 191
 192 #      42 - 47 (reserved)
 193 00 00 00 00 00 00
 194
 195 #       48 - 55 (reserved)
 196 00 00 00 00 00 00 00 00
 197
 198 #       56 - 59 (reserved)
 199 00 00 00 00
 200
 201 #       60 Raw Card Extension, Module Nominal Height
 202 #               bits[4:0]: 0 = <= 15mm tall
 203 #               bits[7:5]: 0 = raw card revision 0-3
 204 00
 205
 206 #       61 Module Maximum Thickness
 207 #               bits[3:0]: 0 = thickness front <= 1mm
 208 #               bits[7:4]: 0 = thinkness back <= 1mm
 209 00
 210
 211 #      62 Reference Raw Card Used
 212 #              bits[4:0]: 0 = Reference Raw card A used
 213 #              bits[6:5]: 0 = revision 0
 214 #              bit7 : 0 = Reference raw cards A through AL
 215 #                          revision B4
 216 61
 217
 218 #       63 Address Mapping from Edge Connector to DRAM
 219 #               bit0 : 0 = standard mapping (not mirrored)
 220 #               bits[7:1]: reserved
 221 00
 222
 223 #       64 - 71 (reserved)
 224 00 00 00 00 00 00 00 00
 225
 226 #       72 - 79 (reserved)
 227 00 00 00 00 00 00 00 00
 228
 229 #       80 - 87 (reserved)
 230 00 00 00 00 00 00 00 00
 231
 232 #       88 - 95 (reserved)
 233 00 00 00 00 00 00 00 00
 234
 235 #       96 - 103 (reserved)
 236 00 00 00 00 00 00 00 00
 237
 238 #       104 - 111 (reserved)
 239 00 00 00 00 00 00 00 00
 240
 241 #       112 - 116 (reserved)
 242 00 00 00 00 00
 243
 244 #       117 - 118 Module ID: Module Manufacturers JEDEC ID Code
 245 #           0x0001 = AMD
 246 00 01
 247
 248 #       119 Module ID: Module Manufacturing Location - OEM specified
 249 00
 250
 251 #       120 Module ID: Module Manufacture Year in BCD
 252 #               0x15 = 2015
 253 15
 254
 255 #       121 Module ID: Module Manufacture week
 256 #               0x44 = 44th week
 257 44
 258
 259 #       122 - 125: Module Serial Number
 260 00 00 00 00
 261
 262 #       126 - 127: Cyclical Redundancy Code
 263 b6 73