src/soc/intel/common/block/acpi/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_COMMON_BLOCK_ACPI
   4         depends on SOC_INTEL_COMMON_BLOCK_CPU
   5         depends on SOC_INTEL_COMMON_BLOCK_PMC
   6         select ACPI_COMMON_MADT_IOAPIC
   7         select ACPI_COMMON_MADT_LAPIC if !SOC_INTEL_COMMON_BLOCK_ACPI_CPU_HYBRID
   8         select ACPI_CUSTOM_MADT
   9         bool
  10         help
  11           Intel Processor common code for ACPI
  12
  13 config SOC_INTEL_COMMON_BLOCK_ACPI_GPIO
  14         bool
  15
  16 config SOC_INTEL_COMMON_BLOCK_ACPI_LPIT
  17         bool
  18         depends on HAVE_ACPI_TABLES
  19         select ACPI_LPIT
  20         help
  21           Generate LPIT table with LPI state entries
  22
  23 config SOC_INTEL_COMMON_BLOCK_ACPI_PEP
  24         bool
  25         depends on HAVE_ACPI_TABLES
  26         help
  27           Generate an Intel Power Engine device object in the SSDT. This is
  28           usually used for providing ACPI hooks for S0ix exit/entry.
  29
  30 config SOC_INTEL_COMMON_BLOCK_ACPI_PEP_LPM_REQ
  31         bool
  32         depends on SOC_INTEL_COMMON_BLOCK_ACPI_PEP
  33         help
  34           Generate a 2nd set of _DSM functions for the Power Engine device that
  35           will return a buffer that contains the contents of the PMC's LPM
  36           requirements registers. A kernel can use this to display the
  37           requirements for different LPM substates.
  38
  39 config SOC_INTEL_COMMON_BLOCK_CRASHLOG
  40         bool
  41         depends on SOC_INTEL_CRASHLOG
  42         help
  43           Generate crash data for BERT table
  44
  45 if SOC_INTEL_COMMON_BLOCK_ACPI
  46
  47 config SOC_INTEL_COMMON_BLOCK_ACPI_CPPC
  48         bool
  49         help
  50           Generate CPPC entries for Intel SpeedShift
  51
  52 config SOC_INTEL_COMMON_BLOCK_ACPI_CPU_HYBRID
  53         bool
  54         help
  55           Defines hybrid CPU specific ACPI helper functions.
  56
  57 config SOC_INTEL_UFS_OCP_TIMER_DISABLE
  58         bool
  59         help
  60           OCP Timer need to be disabled in SCS UFS IOSF Bridge to
  61           work around the Silicon Issue due to which LTR mechanism
  62           doesn't work.
  63
  64 config SOC_INTEL_UFS_LTR_DISQUALIFY
  65         bool
  66         help
  67           LTR needs to be disqualified for UFS in D3 to ensure PMC
  68           ignores LTR from UFS IP which is infinite.
  69 endif
  70
  71 if SOC_INTEL_COMMON_BLOCK_ACPI_LPIT
  72
  73 config SOC_INTEL_COMMON_BLOCK_ACPI_SLP_S0_FREQ_HZ
  74         hex
  75         help
  76           Define the slp_s0_residency frequency to be reported in the
  77           LPIT ACPI table.
  78
  79 config SOC_INTEL_COMMON_BLOCK_ACPI_HAVE_GPE1
  80         bool
  81         help
  82           This flag indicates that the SoC implements GPE1. GPE1 Event Bit is an
  83           extension of GPE0 (present in all Intel SoC platform). GPE1 Events is
  84           SoC-specific, which might include the power management, hot plug, and
  85           PCIe events for the internal devices. Select this Kconfig to support SoCs
  86           that publish GPE1 as part of PMC IO register. The dummy GPE1_ macros with
  87           their values set to '0' will be added when this flag is not set for
  88           backward compatibility matter.
  89
  90 config SOC_INTEL_COMMON_BLOCK_ACPI_USE_GPE1
  91         bool
  92         depends on SOC_INTEL_COMMON_BLOCK_ACPI_HAVE_GPE1
  93         help
  94           This flags will expose GPE1 STS and EN registers in FADT. SoC needs to
  95           have GPE1 block implemented to select this.  It is required to define
  96           GPE1_STS(), GPE_EN(), and GPE1_REG_MAX from the SoC header. When selected,
  97           GPE1 functions will be added and GPE1 events will be cleared and disabled
  98           during boot. The SoC is required to provide the overridden GPE1 functions.
  99           In addition, this flag will also be used to determine the standard GPE0/1
 100           event methods to use in the ASL code and devicetree for the internal wake
 101           capable devices. The purpose of this flag is to enable to switch in
 102           between new GPE1 approach and old GPE0 method. The mainboard should decide
 103           to use the GPE1 via this flag; or else
 104           SOC_INTEL_COMMON_BLOCK_ACPI_HAVE_GPE1 exposes a SoC capability using ACPI.
 105
 106 endif