drivers/pci/cadence/pcie-cadence.h

   1 // SPDX-License-Identifier: GPL-2.0
   2 // Copyright (c) 2017 Cadence
   3 // Cadence PCIe controller driver.
   4 // Author: Cyrille Pitchen <cyrille.pitchen@free-electrons.com>
   5
   6 #ifndef _PCIE_CADENCE_H
   7 #define _PCIE_CADENCE_H
   8
   9 #include <linux/kernel.h>
  10 #include <linux/pci.h>
  11
  12 /*
  13  * Local Management Registers
  14  */
  15 #define CDNS_PCIE_LM_BASE       0x00100000
  16
  17 /* Vendor ID Register */
  18 #define CDNS_PCIE_LM_ID         (CDNS_PCIE_LM_BASE + 0x0044)
  19 #define  CDNS_PCIE_LM_ID_VENDOR_MASK    GENMASK(15, 0)
  20 #define  CDNS_PCIE_LM_ID_VENDOR_SHIFT   0
  21 #define  CDNS_PCIE_LM_ID_VENDOR(vid) \
  22         (((vid) << CDNS_PCIE_LM_ID_VENDOR_SHIFT) & CDNS_PCIE_LM_ID_VENDOR_MASK)
  23 #define  CDNS_PCIE_LM_ID_SUBSYS_MASK    GENMASK(31, 16)
  24 #define  CDNS_PCIE_LM_ID_SUBSYS_SHIFT   16
  25 #define  CDNS_PCIE_LM_ID_SUBSYS(sub) \
  26         (((sub) << CDNS_PCIE_LM_ID_SUBSYS_SHIFT) & CDNS_PCIE_LM_ID_SUBSYS_MASK)
  27
  28 /* Root Port Requestor ID Register */
  29 #define CDNS_PCIE_LM_RP_RID     (CDNS_PCIE_LM_BASE + 0x0228)
  30 #define  CDNS_PCIE_LM_RP_RID_MASK       GENMASK(15, 0)
  31 #define  CDNS_PCIE_LM_RP_RID_SHIFT      0
  32 #define  CDNS_PCIE_LM_RP_RID_(rid) \
  33         (((rid) << CDNS_PCIE_LM_RP_RID_SHIFT) & CDNS_PCIE_LM_RP_RID_MASK)
  34
  35 /* Endpoint Bus and Device Number Register */
  36 #define CDNS_PCIE_LM_EP_ID      (CDNS_PCIE_LM_BASE + 0x022c)
  37 #define  CDNS_PCIE_LM_EP_ID_DEV_MASK    GENMASK(4, 0)
  38 #define  CDNS_PCIE_LM_EP_ID_DEV_SHIFT   0
  39 #define  CDNS_PCIE_LM_EP_ID_BUS_MASK    GENMASK(15, 8)
  40 #define  CDNS_PCIE_LM_EP_ID_BUS_SHIFT   8
  41
  42 /* Endpoint Function f BAR b Configuration Registers */
  43 #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG0(fn) \
  44         (CDNS_PCIE_LM_BASE + 0x0240 + (fn) * 0x0008)
  45 #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG1(fn) \
  46         (CDNS_PCIE_LM_BASE + 0x0244 + (fn) * 0x0008)
  47 #define  CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
  48         (GENMASK(4, 0) << ((b) * 8))
  49 #define  CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
  50         (((a) << ((b) * 8)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
  51 #define  CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
  52         (GENMASK(7, 5) << ((b) * 8))
  53 #define  CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
  54         (((c) << ((b) * 8 + 5)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
  55
  56 /* Endpoint Function Configuration Register */
  57 #define CDNS_PCIE_LM_EP_FUNC_CFG        (CDNS_PCIE_LM_BASE + 0x02c0)
  58
  59 /* Root Complex BAR Configuration Register */
  60 #define CDNS_PCIE_LM_RC_BAR_CFG (CDNS_PCIE_LM_BASE + 0x0300)
  61 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK     GENMASK(5, 0)
  62 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE(a) \
  63         (((a) << 0) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK)
  64 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK         GENMASK(8, 6)
  65 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL(c) \
  66         (((c) << 6) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK)
  67 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK     GENMASK(13, 9)
  68 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE(a) \
  69         (((a) << 9) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK)
  70 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK         GENMASK(16, 14)
  71 #define  CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL(c) \
  72         (((c) << 14) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK)
  73 #define  CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_ENABLE    BIT(17)
  74 #define  CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_32BITS    0
  75 #define  CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_64BITS    BIT(18)
  76 #define  CDNS_PCIE_LM_RC_BAR_CFG_IO_ENABLE              BIT(19)
  77 #define  CDNS_PCIE_LM_RC_BAR_CFG_IO_16BITS              0
  78 #define  CDNS_PCIE_LM_RC_BAR_CFG_IO_32BITS              BIT(20)
  79 #define  CDNS_PCIE_LM_RC_BAR_CFG_CHECK_ENABLE           BIT(31)
  80
  81 /* BAR control values applicable to both Endpoint Function and Root Complex */
  82 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_DISABLED             0x0
  83 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_IO_32BITS            0x1
  84 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_32BITS           0x4
  85 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_32BITS  0x5
  86 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_64BITS           0x6
  87 #define  CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_64BITS  0x7
  88
  89
  90 /*
  91  * Endpoint Function Registers (PCI configuration space for endpoint functions)
  92  */
  93 #define CDNS_PCIE_EP_FUNC_BASE(fn)      (((fn) << 12) & GENMASK(19, 12))
  94
  95 #define CDNS_PCIE_EP_FUNC_MSI_CAP_OFFSET        0x90
  96
  97 /*
  98  * Root Port Registers (PCI configuration space for the root port function)
  99  */
 100 #define CDNS_PCIE_RP_BASE       0x00200000
 101
 102
 103 /*
 104  * Address Translation Registers
 105  */
 106 #define CDNS_PCIE_AT_BASE       0x00400000
 107
 108 /* Region r Outbound AXI to PCIe Address Translation Register 0 */
 109 #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
 110         (CDNS_PCIE_AT_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
 111 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK    GENMASK(5, 0)
 112 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS(nbits) \
 113         (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK)
 114 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK    GENMASK(19, 12)
 115 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
 116         (((devfn) << 12) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
 117 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK      GENMASK(27, 20)
 118 #define  CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
 119         (((bus) << 20) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
 120
 121 /* Region r Outbound AXI to PCIe Address Translation Register 1 */
 122 #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
 123         (CDNS_PCIE_AT_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
 124
 125 /* Region r Outbound PCIe Descriptor Register 0 */
 126 #define CDNS_PCIE_AT_OB_REGION_DESC0(r) \
 127         (CDNS_PCIE_AT_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
 128 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MASK         GENMASK(3, 0)
 129 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MEM          0x2
 130 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_IO           0x6
 131 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE0   0xa
 132 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE1   0xb
 133 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_NORMAL_MSG   0xc
 134 #define  CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_VENDOR_MSG   0xd
 135 /* Bit 23 MUST be set in RC mode. */
 136 #define  CDNS_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID     BIT(23)
 137 #define  CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK        GENMASK(31, 24)
 138 #define  CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
 139         (((devfn) << 24) & CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
 140
 141 /* Region r Outbound PCIe Descriptor Register 1 */
 142 #define CDNS_PCIE_AT_OB_REGION_DESC1(r) \
 143         (CDNS_PCIE_AT_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
 144 #define  CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK  GENMASK(7, 0)
 145 #define  CDNS_PCIE_AT_OB_REGION_DESC1_BUS(bus) \
 146         ((bus) & CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK)
 147
 148 /* Region r AXI Region Base Address Register 0 */
 149 #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
 150         (CDNS_PCIE_AT_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
 151 #define  CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK    GENMASK(5, 0)
 152 #define  CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS(nbits) \
 153         (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK)
 154
 155 /* Region r AXI Region Base Address Register 1 */
 156 #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
 157         (CDNS_PCIE_AT_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
 158
 159 /* Root Port BAR Inbound PCIe to AXI Address Translation Register */
 160 #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0(bar) \
 161         (CDNS_PCIE_AT_BASE + 0x0800 + (bar) * 0x0008)
 162 #define  CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK        GENMASK(5, 0)
 163 #define  CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS(nbits) \
 164         (((nbits) - 1) & CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK)
 165 #define CDNS_PCIE_AT_IB_RP_BAR_ADDR1(bar) \
 166         (CDNS_PCIE_AT_BASE + 0x0804 + (bar) * 0x0008)
 167
 168 enum cdns_pcie_rp_bar {
 169         RP_BAR0,
 170         RP_BAR1,
 171         RP_NO_BAR
 172 };
 173
 174 /* Endpoint Function BAR Inbound PCIe to AXI Address Translation Register */
 175 #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
 176         (CDNS_PCIE_AT_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
 177 #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
 178         (CDNS_PCIE_AT_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
 179
 180 /* Normal/Vendor specific message access: offset inside some outbound region */
 181 #define CDNS_PCIE_NORMAL_MSG_ROUTING_MASK       GENMASK(7, 5)
 182 #define CDNS_PCIE_NORMAL_MSG_ROUTING(route) \
 183         (((route) << 5) & CDNS_PCIE_NORMAL_MSG_ROUTING_MASK)
 184 #define CDNS_PCIE_NORMAL_MSG_CODE_MASK          GENMASK(15, 8)
 185 #define CDNS_PCIE_NORMAL_MSG_CODE(code) \
 186         (((code) << 8) & CDNS_PCIE_NORMAL_MSG_CODE_MASK)
 187 #define CDNS_PCIE_MSG_NO_DATA                   BIT(16)
 188
 189 enum cdns_pcie_msg_code {
 190         MSG_CODE_ASSERT_INTA    = 0x20,
 191         MSG_CODE_ASSERT_INTB    = 0x21,
 192         MSG_CODE_ASSERT_INTC    = 0x22,
 193         MSG_CODE_ASSERT_INTD    = 0x23,
 194         MSG_CODE_DEASSERT_INTA  = 0x24,
 195         MSG_CODE_DEASSERT_INTB  = 0x25,
 196         MSG_CODE_DEASSERT_INTC  = 0x26,
 197         MSG_CODE_DEASSERT_INTD  = 0x27,
 198 };
 199
 200 enum cdns_pcie_msg_routing {
 201         /* Route to Root Complex */
 202         MSG_ROUTING_TO_RC,
 203
 204         /* Use Address Routing */
 205         MSG_ROUTING_BY_ADDR,
 206
 207         /* Use ID Routing */
 208         MSG_ROUTING_BY_ID,
 209
 210         /* Route as Broadcast Message from Root Complex */
 211         MSG_ROUTING_BCAST,
 212
 213         /* Local message; terminate at receiver (INTx messages) */
 214         MSG_ROUTING_LOCAL,
 215
 216         /* Gather & route to Root Complex (PME_TO_Ack message) */
 217         MSG_ROUTING_GATHER,
 218 };
 219
 220 /**
 221  * struct cdns_pcie - private data for Cadence PCIe controller drivers
 222  * @reg_base: IO mapped register base
 223  * @mem_res: start/end offsets in the physical system memory to map PCI accesses
 224  * @is_rc: tell whether the PCIe controller mode is Root Complex or Endpoint.
 225  * @bus: In Root Complex mode, the bus number
 226  */
 227 struct cdns_pcie {
 228         void __iomem            *reg_base;
 229         struct resource         *mem_res;
 230         bool                    is_rc;
 231         u8                      bus;
 232 };
 233
 234 /* Register access */
 235 static inline void cdns_pcie_writeb(struct cdns_pcie *pcie, u32 reg, u8 value)
 236 {
 237         writeb(value, pcie->reg_base + reg);
 238 }
 239
 240 static inline void cdns_pcie_writew(struct cdns_pcie *pcie, u32 reg, u16 value)
 241 {
 242         writew(value, pcie->reg_base + reg);
 243 }
 244
 245 static inline void cdns_pcie_writel(struct cdns_pcie *pcie, u32 reg, u32 value)
 246 {
 247         writel(value, pcie->reg_base + reg);
 248 }
 249
 250 static inline u32 cdns_pcie_readl(struct cdns_pcie *pcie, u32 reg)
 251 {
 252         return readl(pcie->reg_base + reg);
 253 }
 254
 255 /* Root Port register access */
 256 static inline void cdns_pcie_rp_writeb(struct cdns_pcie *pcie,
 257                                        u32 reg, u8 value)
 258 {
 259         writeb(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
 260 }
 261
 262 static inline void cdns_pcie_rp_writew(struct cdns_pcie *pcie,
 263                                        u32 reg, u16 value)
 264 {
 265         writew(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
 266 }
 267
 268 /* Endpoint Function register access */
 269 static inline void cdns_pcie_ep_fn_writeb(struct cdns_pcie *pcie, u8 fn,
 270                                           u32 reg, u8 value)
 271 {
 272         writeb(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 273 }
 274
 275 static inline void cdns_pcie_ep_fn_writew(struct cdns_pcie *pcie, u8 fn,
 276                                           u32 reg, u16 value)
 277 {
 278         writew(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 279 }
 280
 281 static inline void cdns_pcie_ep_fn_writel(struct cdns_pcie *pcie, u8 fn,
 282                                           u32 reg, u16 value)
 283 {
 284         writel(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 285 }
 286
 287 static inline u8 cdns_pcie_ep_fn_readb(struct cdns_pcie *pcie, u8 fn, u32 reg)
 288 {
 289         return readb(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 290 }
 291
 292 static inline u16 cdns_pcie_ep_fn_readw(struct cdns_pcie *pcie, u8 fn, u32 reg)
 293 {
 294         return readw(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 295 }
 296
 297 static inline u32 cdns_pcie_ep_fn_readl(struct cdns_pcie *pcie, u8 fn, u32 reg)
 298 {
 299         return readl(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
 300 }
 301
 302 void cdns_pcie_set_outbound_region(struct cdns_pcie *pcie, u8 fn,
 303                                    u32 r, bool is_io,
 304                                    u64 cpu_addr, u64 pci_addr, size_t size);
 305
 306 void cdns_pcie_set_outbound_region_for_normal_msg(struct cdns_pcie *pcie, u8 fn,
 307                                                   u32 r, u64 cpu_addr);
 308
 309 void cdns_pcie_reset_outbound_region(struct cdns_pcie *pcie, u32 r);
 310
 311 #endif /* _PCIE_CADENCE_H */