drivers/pci/dwc/pcie-armada8k.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCIe host controller driver for Marvell Armada-8K SoCs
   4  *
   5  * Armada-8K PCIe Glue Layer Source Code
   6  *
   7  * Copyright (C) 2016 Marvell Technology Group Ltd.
   8  *
   9  * Author: Yehuda Yitshak <yehuday@marvell.com>
  10  * Author: Shadi Ammouri <shadi@marvell.com>
  11  */
  12
  13 #include <linux/clk.h>
  14 #include <linux/delay.h>
  15 #include <linux/interrupt.h>
  16 #include <linux/kernel.h>
  17 #include <linux/init.h>
  18 #include <linux/of.h>
  19 #include <linux/pci.h>
  20 #include <linux/phy/phy.h>
  21 #include <linux/platform_device.h>
  22 #include <linux/resource.h>
  23 #include <linux/of_pci.h>
  24 #include <linux/of_irq.h>
  25
  26 #include "pcie-designware.h"
  27
  28 struct armada8k_pcie {
  29         struct dw_pcie *pci;
  30         struct clk *clk;
  31 };
  32
  33 #define PCIE_VENDOR_REGS_OFFSET         0x8000
  34
  35 #define PCIE_GLOBAL_CONTROL_REG         (PCIE_VENDOR_REGS_OFFSET + 0x0)
  36 #define PCIE_APP_LTSSM_EN               BIT(2)
  37 #define PCIE_DEVICE_TYPE_SHIFT          4
  38 #define PCIE_DEVICE_TYPE_MASK           0xF
  39 #define PCIE_DEVICE_TYPE_RC             0x4 /* Root complex */
  40
  41 #define PCIE_GLOBAL_STATUS_REG          (PCIE_VENDOR_REGS_OFFSET + 0x8)
  42 #define PCIE_GLB_STS_RDLH_LINK_UP       BIT(1)
  43 #define PCIE_GLB_STS_PHY_LINK_UP        BIT(9)
  44
  45 #define PCIE_GLOBAL_INT_CAUSE1_REG      (PCIE_VENDOR_REGS_OFFSET + 0x1C)
  46 #define PCIE_GLOBAL_INT_MASK1_REG       (PCIE_VENDOR_REGS_OFFSET + 0x20)
  47 #define PCIE_INT_A_ASSERT_MASK          BIT(9)
  48 #define PCIE_INT_B_ASSERT_MASK          BIT(10)
  49 #define PCIE_INT_C_ASSERT_MASK          BIT(11)
  50 #define PCIE_INT_D_ASSERT_MASK          BIT(12)
  51
  52 #define PCIE_ARCACHE_TRC_REG            (PCIE_VENDOR_REGS_OFFSET + 0x50)
  53 #define PCIE_AWCACHE_TRC_REG            (PCIE_VENDOR_REGS_OFFSET + 0x54)
  54 #define PCIE_ARUSER_REG                 (PCIE_VENDOR_REGS_OFFSET + 0x5C)
  55 #define PCIE_AWUSER_REG                 (PCIE_VENDOR_REGS_OFFSET + 0x60)
  56 /*
  57  * AR/AW Cache defauls: Normal memory, Write-Back, Read / Write
  58  * allocate
  59  */
  60 #define ARCACHE_DEFAULT_VALUE           0x3511
  61 #define AWCACHE_DEFAULT_VALUE           0x5311
  62
  63 #define DOMAIN_OUTER_SHAREABLE          0x2
  64 #define AX_USER_DOMAIN_MASK             0x3
  65 #define AX_USER_DOMAIN_SHIFT            4
  66
  67 #define to_armada8k_pcie(x)     dev_get_drvdata((x)->dev)
  68
  69 static int armada8k_pcie_link_up(struct dw_pcie *pci)
  70 {
  71         u32 reg;
  72         u32 mask = PCIE_GLB_STS_RDLH_LINK_UP | PCIE_GLB_STS_PHY_LINK_UP;
  73
  74         reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_STATUS_REG);
  75
  76         if ((reg & mask) == mask)
  77                 return 1;
  78
  79         dev_dbg(pci->dev, "No link detected (Global-Status: 0x%08x).\n", reg);
  80         return 0;
  81 }
  82
  83 static void armada8k_pcie_establish_link(struct armada8k_pcie *pcie)
  84 {
  85         struct dw_pcie *pci = pcie->pci;
  86         u32 reg;
  87
  88         if (!dw_pcie_link_up(pci)) {
  89                 /* Disable LTSSM state machine to enable configuration */
  90                 reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
  91                 reg &= ~(PCIE_APP_LTSSM_EN);
  92                 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
  93         }
  94
  95         /* Set the device to root complex mode */
  96         reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
  97         reg &= ~(PCIE_DEVICE_TYPE_MASK << PCIE_DEVICE_TYPE_SHIFT);
  98         reg |= PCIE_DEVICE_TYPE_RC << PCIE_DEVICE_TYPE_SHIFT;
  99         dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
 100
 101         /* Set the PCIe master AxCache attributes */
 102         dw_pcie_writel_dbi(pci, PCIE_ARCACHE_TRC_REG, ARCACHE_DEFAULT_VALUE);
 103         dw_pcie_writel_dbi(pci, PCIE_AWCACHE_TRC_REG, AWCACHE_DEFAULT_VALUE);
 104
 105         /* Set the PCIe master AxDomain attributes */
 106         reg = dw_pcie_readl_dbi(pci, PCIE_ARUSER_REG);
 107         reg &= ~(AX_USER_DOMAIN_MASK << AX_USER_DOMAIN_SHIFT);
 108         reg |= DOMAIN_OUTER_SHAREABLE << AX_USER_DOMAIN_SHIFT;
 109         dw_pcie_writel_dbi(pci, PCIE_ARUSER_REG, reg);
 110
 111         reg = dw_pcie_readl_dbi(pci, PCIE_AWUSER_REG);
 112         reg &= ~(AX_USER_DOMAIN_MASK << AX_USER_DOMAIN_SHIFT);
 113         reg |= DOMAIN_OUTER_SHAREABLE << AX_USER_DOMAIN_SHIFT;
 114         dw_pcie_writel_dbi(pci, PCIE_AWUSER_REG, reg);
 115
 116         /* Enable INT A-D interrupts */
 117         reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG);
 118         reg |= PCIE_INT_A_ASSERT_MASK | PCIE_INT_B_ASSERT_MASK |
 119                PCIE_INT_C_ASSERT_MASK | PCIE_INT_D_ASSERT_MASK;
 120         dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg);
 121
 122         if (!dw_pcie_link_up(pci)) {
 123                 /* Configuration done. Start LTSSM */
 124                 reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
 125                 reg |= PCIE_APP_LTSSM_EN;
 126                 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
 127         }
 128
 129         /* Wait until the link becomes active again */
 130         if (dw_pcie_wait_for_link(pci))
 131                 dev_err(pci->dev, "Link not up after reconfiguration\n");
 132 }
 133
 134 static int armada8k_pcie_host_init(struct pcie_port *pp)
 135 {
 136         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 137         struct armada8k_pcie *pcie = to_armada8k_pcie(pci);
 138
 139         dw_pcie_setup_rc(pp);
 140         armada8k_pcie_establish_link(pcie);
 141
 142         return 0;
 143 }
 144
 145 static irqreturn_t armada8k_pcie_irq_handler(int irq, void *arg)
 146 {
 147         struct armada8k_pcie *pcie = arg;
 148         struct dw_pcie *pci = pcie->pci;
 149         u32 val;
 150
 151         /*
 152          * Interrupts are directly handled by the device driver of the
 153          * PCI device. However, they are also latched into the PCIe
 154          * controller, so we simply discard them.
 155          */
 156         val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG);
 157         dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val);
 158
 159         return IRQ_HANDLED;
 160 }
 161
 162 static const struct dw_pcie_host_ops armada8k_pcie_host_ops = {
 163         .host_init = armada8k_pcie_host_init,
 164 };
 165
 166 static int armada8k_add_pcie_port(struct armada8k_pcie *pcie,
 167                                   struct platform_device *pdev)
 168 {
 169         struct dw_pcie *pci = pcie->pci;
 170         struct pcie_port *pp = &pci->pp;
 171         struct device *dev = &pdev->dev;
 172         int ret;
 173
 174         pp->root_bus_nr = -1;
 175         pp->ops = &armada8k_pcie_host_ops;
 176
 177         pp->irq = platform_get_irq(pdev, 0);
 178         if (pp->irq < 0) {
 179                 dev_err(dev, "failed to get irq for port\n");
 180                 return pp->irq;
 181         }
 182
 183         ret = devm_request_irq(dev, pp->irq, armada8k_pcie_irq_handler,
 184                                IRQF_SHARED, "armada8k-pcie", pcie);
 185         if (ret) {
 186                 dev_err(dev, "failed to request irq %d\n", pp->irq);
 187                 return ret;
 188         }
 189
 190         ret = dw_pcie_host_init(pp);
 191         if (ret) {
 192                 dev_err(dev, "failed to initialize host: %d\n", ret);
 193                 return ret;
 194         }
 195
 196         return 0;
 197 }
 198
 199 static const struct dw_pcie_ops dw_pcie_ops = {
 200         .link_up = armada8k_pcie_link_up,
 201 };
 202
 203 static int armada8k_pcie_probe(struct platform_device *pdev)
 204 {
 205         struct dw_pcie *pci;
 206         struct armada8k_pcie *pcie;
 207         struct device *dev = &pdev->dev;
 208         struct resource *base;
 209         int ret;
 210
 211         pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL);
 212         if (!pcie)
 213                 return -ENOMEM;
 214
 215         pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL);
 216         if (!pci)
 217                 return -ENOMEM;
 218
 219         pci->dev = dev;
 220         pci->ops = &dw_pcie_ops;
 221
 222         pcie->pci = pci;
 223
 224         pcie->clk = devm_clk_get(dev, NULL);
 225         if (IS_ERR(pcie->clk))
 226                 return PTR_ERR(pcie->clk);
 227
 228         ret = clk_prepare_enable(pcie->clk);
 229         if (ret)
 230                 return ret;
 231
 232         /* Get the dw-pcie unit configuration/control registers base. */
 233         base = platform_get_resource_byname(pdev, IORESOURCE_MEM, "ctrl");
 234         pci->dbi_base = devm_pci_remap_cfg_resource(dev, base);
 235         if (IS_ERR(pci->dbi_base)) {
 236                 dev_err(dev, "couldn't remap regs base %p\n", base);
 237                 ret = PTR_ERR(pci->dbi_base);
 238                 goto fail;
 239         }
 240
 241         platform_set_drvdata(pdev, pcie);
 242
 243         ret = armada8k_add_pcie_port(pcie, pdev);
 244         if (ret)
 245                 goto fail;
 246
 247         return 0;
 248
 249 fail:
 250         if (!IS_ERR(pcie->clk))
 251                 clk_disable_unprepare(pcie->clk);
 252
 253         return ret;
 254 }
 255
 256 static const struct of_device_id armada8k_pcie_of_match[] = {
 257         { .compatible = "marvell,armada8k-pcie", },
 258         {},
 259 };
 260
 261 static struct platform_driver armada8k_pcie_driver = {
 262         .probe          = armada8k_pcie_probe,
 263         .driver = {
 264                 .name   = "armada8k-pcie",
 265                 .of_match_table = of_match_ptr(armada8k_pcie_of_match),
 266                 .suppress_bind_attrs = true,
 267         },
 268 };
 269 builtin_platform_driver(armada8k_pcie_driver);