arch/powerpc/kernel/cpu_setup_power.S

   1 /*
   2  * This file contains low level CPU setup functions.
   3  *    Copyright (C) 2003 Benjamin Herrenschmidt (benh@kernel.crashing.org)
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License
   7  * as published by the Free Software Foundation; either version
   8  * 2 of the License, or (at your option) any later version.
   9  *
  10  */
  11
  12 #include <asm/processor.h>
  13 #include <asm/page.h>
  14 #include <asm/cputable.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cache.h>
  18 #include <asm/book3s/64/mmu-hash.h>
  19
  20 /* Entry: r3 = crap, r4 = ptr to cputable entry
  21  *
  22  * Note that we can be called twice for pseudo-PVRs
  23  */
  24 _GLOBAL(__setup_cpu_power7)
  25         mflr    r11
  26         bl      __init_hvmode_206
  27         mtlr    r11
  28         beqlr
  29         li      r0,0
  30         mtspr   SPRN_LPID,r0
  31         mfspr   r3,SPRN_LPCR
  32         li      r4,(LPCR_LPES1 >> LPCR_LPES_SH)
  33         bl      __init_LPCR_ISA206
  34         mtlr    r11
  35         blr
  36
  37 _GLOBAL(__restore_cpu_power7)
  38         mflr    r11
  39         mfmsr   r3
  40         rldicl. r0,r3,4,63
  41         beqlr
  42         li      r0,0
  43         mtspr   SPRN_LPID,r0
  44         mfspr   r3,SPRN_LPCR
  45         li      r4,(LPCR_LPES1 >> LPCR_LPES_SH)
  46         bl      __init_LPCR_ISA206
  47         mtlr    r11
  48         blr
  49
  50 _GLOBAL(__setup_cpu_power8)
  51         mflr    r11
  52         bl      __init_FSCR
  53         bl      __init_PMU
  54         bl      __init_PMU_ISA207
  55         bl      __init_hvmode_206
  56         mtlr    r11
  57         beqlr
  58         li      r0,0
  59         mtspr   SPRN_LPID,r0
  60         mfspr   r3,SPRN_LPCR
  61         ori     r3, r3, LPCR_PECEDH
  62         li      r4,0 /* LPES = 0 */
  63         bl      __init_LPCR_ISA206
  64         bl      __init_HFSCR
  65         bl      __init_PMU_HV
  66         bl      __init_PMU_HV_ISA207
  67         mtlr    r11
  68         blr
  69
  70 _GLOBAL(__restore_cpu_power8)
  71         mflr    r11
  72         bl      __init_FSCR
  73         bl      __init_PMU
  74         bl      __init_PMU_ISA207
  75         mfmsr   r3
  76         rldicl. r0,r3,4,63
  77         mtlr    r11
  78         beqlr
  79         li      r0,0
  80         mtspr   SPRN_LPID,r0
  81         mfspr   r3,SPRN_LPCR
  82         ori     r3, r3, LPCR_PECEDH
  83         li      r4,0 /* LPES = 0 */
  84         bl      __init_LPCR_ISA206
  85         bl      __init_HFSCR
  86         bl      __init_PMU_HV
  87         bl      __init_PMU_HV_ISA207
  88         mtlr    r11
  89         blr
  90
  91 _GLOBAL(__setup_cpu_power9)
  92         mflr    r11
  93         bl      __init_FSCR
  94         bl      __init_PMU
  95         bl      __init_hvmode_206
  96         mtlr    r11
  97         beqlr
  98         li      r0,0
  99         mtspr   SPRN_PSSCR,r0
 100         mtspr   SPRN_LPID,r0
 101         mtspr   SPRN_PID,r0
 102         mfspr   r3,SPRN_LPCR
 103         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE  | LPCR_HEIC)
 104         or      r3, r3, r4
 105         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 106         andc    r3, r3, r4
 107         li      r4,0 /* LPES = 0 */
 108         bl      __init_LPCR_ISA300
 109         bl      __init_HFSCR
 110         bl      __init_PMU_HV
 111         mtlr    r11
 112         blr
 113
 114 _GLOBAL(__restore_cpu_power9)
 115         mflr    r11
 116         bl      __init_FSCR
 117         bl      __init_PMU
 118         mfmsr   r3
 119         rldicl. r0,r3,4,63
 120         mtlr    r11
 121         beqlr
 122         li      r0,0
 123         mtspr   SPRN_PSSCR,r0
 124         mtspr   SPRN_LPID,r0
 125         mtspr   SPRN_PID,r0
 126         mfspr   r3,SPRN_LPCR
 127         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE | LPCR_HEIC)
 128         or      r3, r3, r4
 129         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 130         andc    r3, r3, r4
 131         li      r4,0 /* LPES = 0 */
 132         bl      __init_LPCR_ISA300
 133         bl      __init_HFSCR
 134         bl      __init_PMU_HV
 135         mtlr    r11
 136         blr
 137
 138 __init_hvmode_206:
 139         /* Disable CPU_FTR_HVMODE and exit if MSR:HV is not set */
 140         mfmsr   r3
 141         rldicl. r0,r3,4,63
 142         bnelr
 143         ld      r5,CPU_SPEC_FEATURES(r4)
 144         LOAD_REG_IMMEDIATE(r6,CPU_FTR_HVMODE)
 145         xor     r5,r5,r6
 146         std     r5,CPU_SPEC_FEATURES(r4)
 147         blr
 148
 149 __init_LPCR_ISA206:
 150         /* Setup a sane LPCR:
 151          *   Called with initial LPCR in R3 and desired LPES 2-bit value in R4
 152          *
 153          *   LPES = 0b01 (HSRR0/1 used for 0x500)
 154          *   PECE = 0b111
 155          *   DPFD = 4
 156          *   HDICE = 0
 157          *   VC = 0b100 (VPM0=1, VPM1=0, ISL=0)
 158          *   VRMASD = 0b10000 (L=1, LP=00)
 159          *
 160          * Other bits untouched for now
 161          */
 162         li      r5,0x10
 163         rldimi  r3,r5, LPCR_VRMASD_SH, 64-LPCR_VRMASD_SH-5
 164
 165         /* POWER9 has no VRMASD */
 166 __init_LPCR_ISA300:
 167         rldimi  r3,r4, LPCR_LPES_SH, 64-LPCR_LPES_SH-2
 168         ori     r3,r3,(LPCR_PECE0|LPCR_PECE1|LPCR_PECE2)
 169         li      r5,4
 170         rldimi  r3,r5, LPCR_DPFD_SH, 64-LPCR_DPFD_SH-3
 171         clrrdi  r3,r3,1         /* clear HDICE */
 172         li      r5,4
 173         rldimi  r3,r5, LPCR_VC_SH, 0
 174         mtspr   SPRN_LPCR,r3
 175         isync
 176         blr
 177
 178 __init_FSCR:
 179         mfspr   r3,SPRN_FSCR
 180         ori     r3,r3,FSCR_TAR|FSCR_DSCR|FSCR_EBB
 181         mtspr   SPRN_FSCR,r3
 182         blr
 183
 184 __init_HFSCR:
 185         mfspr   r3,SPRN_HFSCR
 186         ori     r3,r3,HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|\
 187                       HFSCR_DSCR|HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB|HFSCR_MSGP
 188         mtspr   SPRN_HFSCR,r3
 189         blr
 190
 191 __init_PMU_HV:
 192         li      r5,0
 193         mtspr   SPRN_MMCRC,r5
 194         blr
 195
 196 __init_PMU_HV_ISA207:
 197         li      r5,0
 198         mtspr   SPRN_MMCRH,r5
 199         blr
 200
 201 __init_PMU:
 202         li      r5,0
 203         mtspr   SPRN_MMCRA,r5
 204         mtspr   SPRN_MMCR0,r5
 205         mtspr   SPRN_MMCR1,r5
 206         mtspr   SPRN_MMCR2,r5
 207         blr
 208
 209 __init_PMU_ISA207:
 210         li      r5,0
 211         mtspr   SPRN_MMCRS,r5
 212         blr