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[cris-mirror.git] / drivers / media / pci / cx25821 / cx25821-reg.h
blob061cdeb9b45b7cef50169e9a0452f2a0ffe7e5cb
1 /*
2 * Driver for the Conexant CX25821 PCIe bridge
4 * Copyright (C) 2009 Conexant Systems Inc.
5 * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com>
7 * This program is free software; you can redistribute it and/or modify
8 * it under the terms of the GNU General Public License as published by
9 * the Free Software Foundation; either version 2 of the License, or
10 * (at your option) any later version.
12 * This program is distributed in the hope that it will be useful,
13 * but WITHOUT ANY WARRANTY; without even the implied warranty of
14 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
16 * GNU General Public License for more details.
19 #ifndef __CX25821_REGISTERS__
20 #define __CX25821_REGISTERS__
22 /* Risc Instructions */
23 #define RISC_CNT_INC 0x00010000
24 #define RISC_CNT_RESET 0x00030000
25 #define RISC_IRQ1 0x01000000
26 #define RISC_IRQ2 0x02000000
27 #define RISC_EOL 0x04000000
28 #define RISC_SOL 0x08000000
29 #define RISC_WRITE 0x10000000
30 #define RISC_SKIP 0x20000000
31 #define RISC_JUMP 0x70000000
32 #define RISC_SYNC 0x80000000
33 #define RISC_RESYNC 0x80008000
34 #define RISC_READ 0x90000000
35 #define RISC_WRITERM 0xB0000000
36 #define RISC_WRITECM 0xC0000000
37 #define RISC_WRITECR 0xD0000000
38 #define RISC_WRITEC 0x50000000
39 #define RISC_READC 0xA0000000
41 #define RISC_SYNC_ODD 0x00000000
42 #define RISC_SYNC_EVEN 0x00000200
43 #define RISC_SYNC_ODD_VBI 0x00000006
44 #define RISC_SYNC_EVEN_VBI 0x00000207
45 #define RISC_NOOP 0xF0000000
47 /*****************************************************************************
48 * ASB SRAM
49 *****************************************************************************/
50 #define TX_SRAM 0x000000 /* Transmit SRAM */
52 /*****************************************************************************/
53 #define RX_RAM 0x010000 /* Receive SRAM */
55 /*****************************************************************************
56 * Application Layer (AL)
57 *****************************************************************************/
58 #define DEV_CNTRL2 0x040000 /* Device control */
59 #define FLD_RUN_RISC 0x00000020
61 /* ***************************************************************************** */
62 #define PCI_INT_MSK 0x040010 /* PCI interrupt mask */
63 #define PCI_INT_STAT 0x040014 /* PCI interrupt status */
64 #define PCI_INT_MSTAT 0x040018 /* PCI interrupt masked status */
65 #define FLD_HAMMERHEAD_INT (1 << 27)
66 #define FLD_UART_INT (1 << 26)
67 #define FLD_IRQN_INT (1 << 25)
68 #define FLD_TM_INT (1 << 28)
69 #define FLD_I2C_3_RACK (1 << 27)
70 #define FLD_I2C_3_INT (1 << 26)
71 #define FLD_I2C_2_RACK (1 << 25)
72 #define FLD_I2C_2_INT (1 << 24)
73 #define FLD_I2C_1_RACK (1 << 23)
74 #define FLD_I2C_1_INT (1 << 22)
76 #define FLD_APB_DMA_BERR_INT (1 << 21)
77 #define FLD_AL_WR_BERR_INT (1 << 20)
78 #define FLD_AL_RD_BERR_INT (1 << 19)
79 #define FLD_RISC_WR_BERR_INT (1 << 18)
80 #define FLD_RISC_RD_BERR_INT (1 << 17)
82 #define FLD_VID_I_INT (1 << 8)
83 #define FLD_VID_H_INT (1 << 7)
84 #define FLD_VID_G_INT (1 << 6)
85 #define FLD_VID_F_INT (1 << 5)
86 #define FLD_VID_E_INT (1 << 4)
87 #define FLD_VID_D_INT (1 << 3)
88 #define FLD_VID_C_INT (1 << 2)
89 #define FLD_VID_B_INT (1 << 1)
90 #define FLD_VID_A_INT (1 << 0)
92 /* ***************************************************************************** */
93 #define VID_A_INT_MSK 0x040020 /* Video A interrupt mask */
94 #define VID_A_INT_STAT 0x040024 /* Video A interrupt status */
95 #define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */
96 #define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */
98 /* ***************************************************************************** */
99 #define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */
100 #define VID_B_INT_STAT 0x040034 /* Video B interrupt status */
101 #define VID_B_INT_MSTAT 0x040038 /* Video B interrupt masked status */
102 #define VID_B_INT_SSTAT 0x04003C /* Video B interrupt set status */
104 /* ***************************************************************************** */
105 #define VID_C_INT_MSK 0x040040 /* Video C interrupt mask */
106 #define VID_C_INT_STAT 0x040044 /* Video C interrupt status */
107 #define VID_C_INT_MSTAT 0x040048 /* Video C interrupt masked status */
108 #define VID_C_INT_SSTAT 0x04004C /* Video C interrupt set status */
110 /* ***************************************************************************** */
111 #define VID_D_INT_MSK 0x040050 /* Video D interrupt mask */
112 #define VID_D_INT_STAT 0x040054 /* Video D interrupt status */
113 #define VID_D_INT_MSTAT 0x040058 /* Video D interrupt masked status */
114 #define VID_D_INT_SSTAT 0x04005C /* Video D interrupt set status */
116 /* ***************************************************************************** */
117 #define VID_E_INT_MSK 0x040060 /* Video E interrupt mask */
118 #define VID_E_INT_STAT 0x040064 /* Video E interrupt status */
119 #define VID_E_INT_MSTAT 0x040068 /* Video E interrupt masked status */
120 #define VID_E_INT_SSTAT 0x04006C /* Video E interrupt set status */
122 /* ***************************************************************************** */
123 #define VID_F_INT_MSK 0x040070 /* Video F interrupt mask */
124 #define VID_F_INT_STAT 0x040074 /* Video F interrupt status */
125 #define VID_F_INT_MSTAT 0x040078 /* Video F interrupt masked status */
126 #define VID_F_INT_SSTAT 0x04007C /* Video F interrupt set status */
128 /* ***************************************************************************** */
129 #define VID_G_INT_MSK 0x040080 /* Video G interrupt mask */
130 #define VID_G_INT_STAT 0x040084 /* Video G interrupt status */
131 #define VID_G_INT_MSTAT 0x040088 /* Video G interrupt masked status */
132 #define VID_G_INT_SSTAT 0x04008C /* Video G interrupt set status */
134 /* ***************************************************************************** */
135 #define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */
136 #define VID_H_INT_STAT 0x040094 /* Video H interrupt status */
137 #define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */
138 #define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */
140 /* ***************************************************************************** */
141 #define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */
142 #define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */
143 #define VID_I_INT_MSTAT 0x0400A8 /* Video I interrupt masked status */
144 #define VID_I_INT_SSTAT 0x0400AC /* Video I interrupt set status */
146 /* ***************************************************************************** */
147 #define VID_J_INT_MSK 0x0400B0 /* Video J interrupt mask */
148 #define VID_J_INT_STAT 0x0400B4 /* Video J interrupt status */
149 #define VID_J_INT_MSTAT 0x0400B8 /* Video J interrupt masked status */
150 #define VID_J_INT_SSTAT 0x0400BC /* Video J interrupt set status */
152 #define FLD_VID_SRC_OPC_ERR 0x00020000
153 #define FLD_VID_DST_OPC_ERR 0x00010000
154 #define FLD_VID_SRC_SYNC 0x00002000
155 #define FLD_VID_DST_SYNC 0x00001000
156 #define FLD_VID_SRC_UF 0x00000200
157 #define FLD_VID_DST_OF 0x00000100
158 #define FLD_VID_SRC_RISC2 0x00000020
159 #define FLD_VID_DST_RISC2 0x00000010
160 #define FLD_VID_SRC_RISC1 0x00000002
161 #define FLD_VID_DST_RISC1 0x00000001
162 #define FLD_VID_SRC_ERRORS (FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF)
163 #define FLD_VID_DST_ERRORS (FLD_VID_DST_OPC_ERR | FLD_VID_DST_SYNC | FLD_VID_DST_OF)
165 /* ***************************************************************************** */
166 #define AUD_A_INT_MSK 0x0400C0 /* Audio Int interrupt mask */
167 #define AUD_A_INT_STAT 0x0400C4 /* Audio Int interrupt status */
168 #define AUD_A_INT_MSTAT 0x0400C8 /* Audio Int interrupt masked status */
169 #define AUD_A_INT_SSTAT 0x0400CC /* Audio Int interrupt set status */
171 /* ***************************************************************************** */
172 #define AUD_B_INT_MSK 0x0400D0 /* Audio Int interrupt mask */
173 #define AUD_B_INT_STAT 0x0400D4 /* Audio Int interrupt status */
174 #define AUD_B_INT_MSTAT 0x0400D8 /* Audio Int interrupt masked status */
175 #define AUD_B_INT_SSTAT 0x0400DC /* Audio Int interrupt set status */
177 /* ***************************************************************************** */
178 #define AUD_C_INT_MSK 0x0400E0 /* Audio Int interrupt mask */
179 #define AUD_C_INT_STAT 0x0400E4 /* Audio Int interrupt status */
180 #define AUD_C_INT_MSTAT 0x0400E8 /* Audio Int interrupt masked status */
181 #define AUD_C_INT_SSTAT 0x0400EC /* Audio Int interrupt set status */
183 /* ***************************************************************************** */
184 #define AUD_D_INT_MSK 0x0400F0 /* Audio Int interrupt mask */
185 #define AUD_D_INT_STAT 0x0400F4 /* Audio Int interrupt status */
186 #define AUD_D_INT_MSTAT 0x0400F8 /* Audio Int interrupt masked status */
187 #define AUD_D_INT_SSTAT 0x0400FC /* Audio Int interrupt set status */
189 /* ***************************************************************************** */
190 #define AUD_E_INT_MSK 0x040100 /* Audio Int interrupt mask */
191 #define AUD_E_INT_STAT 0x040104 /* Audio Int interrupt status */
192 #define AUD_E_INT_MSTAT 0x040108 /* Audio Int interrupt masked status */
193 #define AUD_E_INT_SSTAT 0x04010C /* Audio Int interrupt set status */
195 #define FLD_AUD_SRC_OPC_ERR 0x00020000
196 #define FLD_AUD_DST_OPC_ERR 0x00010000
197 #define FLD_AUD_SRC_SYNC 0x00002000
198 #define FLD_AUD_DST_SYNC 0x00001000
199 #define FLD_AUD_SRC_OF 0x00000200
200 #define FLD_AUD_DST_OF 0x00000100
201 #define FLD_AUD_SRC_RISCI2 0x00000020
202 #define FLD_AUD_DST_RISCI2 0x00000010
203 #define FLD_AUD_SRC_RISCI1 0x00000002
204 #define FLD_AUD_DST_RISCI1 0x00000001
206 /* ***************************************************************************** */
207 #define MBIF_A_INT_MSK 0x040110 /* MBIF Int interrupt mask */
208 #define MBIF_A_INT_STAT 0x040114 /* MBIF Int interrupt status */
209 #define MBIF_A_INT_MSTAT 0x040118 /* MBIF Int interrupt masked status */
210 #define MBIF_A_INT_SSTAT 0x04011C /* MBIF Int interrupt set status */
212 /* ***************************************************************************** */
213 #define MBIF_B_INT_MSK 0x040120 /* MBIF Int interrupt mask */
214 #define MBIF_B_INT_STAT 0x040124 /* MBIF Int interrupt status */
215 #define MBIF_B_INT_MSTAT 0x040128 /* MBIF Int interrupt masked status */
216 #define MBIF_B_INT_SSTAT 0x04012C /* MBIF Int interrupt set status */
218 #define FLD_MBIF_DST_OPC_ERR 0x00010000
219 #define FLD_MBIF_DST_SYNC 0x00001000
220 #define FLD_MBIF_DST_OF 0x00000100
221 #define FLD_MBIF_DST_RISCI2 0x00000010
222 #define FLD_MBIF_DST_RISCI1 0x00000001
224 /* ***************************************************************************** */
225 #define AUD_EXT_INT_MSK 0x040060 /* Audio Ext interrupt mask */
226 #define AUD_EXT_INT_STAT 0x040064 /* Audio Ext interrupt status */
227 #define AUD_EXT_INT_MSTAT 0x040068 /* Audio Ext interrupt masked status */
228 #define AUD_EXT_INT_SSTAT 0x04006C /* Audio Ext interrupt set status */
229 #define FLD_AUD_EXT_OPC_ERR 0x00010000
230 #define FLD_AUD_EXT_SYNC 0x00001000
231 #define FLD_AUD_EXT_OF 0x00000100
232 #define FLD_AUD_EXT_RISCI2 0x00000010
233 #define FLD_AUD_EXT_RISCI1 0x00000001
235 /* ***************************************************************************** */
236 #define GPIO_LO 0x110010 /* Lower of GPIO pins [31:0] */
237 #define GPIO_HI 0x110014 /* Upper WORD of GPIO pins [47:31] */
239 #define GPIO_LO_OE 0x110018 /* Lower of GPIO output enable [31:0] */
240 #define GPIO_HI_OE 0x11001C /* Upper word of GPIO output enable [47:32] */
242 #define GPIO_LO_INT_MSK 0x11003C /* GPIO interrupt mask */
243 #define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */
244 #define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */
245 #define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */
246 #define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */
248 #define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */
249 #define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */
250 #define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */
251 #define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */
252 #define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */
254 #define FLD_GPIO43_INT (1 << 11)
255 #define FLD_GPIO42_INT (1 << 10)
256 #define FLD_GPIO41_INT (1 << 9)
257 #define FLD_GPIO40_INT (1 << 8)
259 #define FLD_GPIO9_INT (1 << 9)
260 #define FLD_GPIO8_INT (1 << 8)
261 #define FLD_GPIO7_INT (1 << 7)
262 #define FLD_GPIO6_INT (1 << 6)
263 #define FLD_GPIO5_INT (1 << 5)
264 #define FLD_GPIO4_INT (1 << 4)
265 #define FLD_GPIO3_INT (1 << 3)
266 #define FLD_GPIO2_INT (1 << 2)
267 #define FLD_GPIO1_INT (1 << 1)
268 #define FLD_GPIO0_INT (1 << 0)
270 /* ***************************************************************************** */
271 #define TC_REQ 0x040090 /* Rider PCI Express traFFic class request */
273 /* ***************************************************************************** */
274 #define TC_REQ_SET 0x040094 /* Rider PCI Express traFFic class request set */
276 /* ***************************************************************************** */
277 /* Rider */
278 /* ***************************************************************************** */
280 /* PCI Compatible Header */
281 /* ***************************************************************************** */
282 #define RDR_CFG0 0x050000
283 #define RDR_VENDOR_DEVICE_ID_CFG 0x050000
285 /* ***************************************************************************** */
286 #define RDR_CFG1 0x050004
288 /* ***************************************************************************** */
289 #define RDR_CFG2 0x050008
291 /* ***************************************************************************** */
292 #define RDR_CFG3 0x05000C
294 /* ***************************************************************************** */
295 #define RDR_CFG4 0x050010
297 /* ***************************************************************************** */
298 #define RDR_CFG5 0x050014
300 /* ***************************************************************************** */
301 #define RDR_CFG6 0x050018
303 /* ***************************************************************************** */
304 #define RDR_CFG7 0x05001C
306 /* ***************************************************************************** */
307 #define RDR_CFG8 0x050020
309 /* ***************************************************************************** */
310 #define RDR_CFG9 0x050024
312 /* ***************************************************************************** */
313 #define RDR_CFGA 0x050028
315 /* ***************************************************************************** */
316 #define RDR_CFGB 0x05002C
317 #define RDR_SUSSYSTEM_ID_CFG 0x05002C
319 /* ***************************************************************************** */
320 #define RDR_CFGC 0x050030
322 /* ***************************************************************************** */
323 #define RDR_CFGD 0x050034
325 /* ***************************************************************************** */
326 #define RDR_CFGE 0x050038
328 /* ***************************************************************************** */
329 #define RDR_CFGF 0x05003C
331 /* ***************************************************************************** */
332 /* PCI-Express Capabilities */
333 /* ***************************************************************************** */
334 #define RDR_PECAP 0x050040
336 /* ***************************************************************************** */
337 #define RDR_PEDEVCAP 0x050044
339 /* ***************************************************************************** */
340 #define RDR_PEDEVSC 0x050048
342 /* ***************************************************************************** */
343 #define RDR_PELINKCAP 0x05004C
345 /* ***************************************************************************** */
346 #define RDR_PELINKSC 0x050050
348 /* ***************************************************************************** */
349 #define RDR_PMICAP 0x050080
351 /* ***************************************************************************** */
352 #define RDR_PMCSR 0x050084
354 /* ***************************************************************************** */
355 #define RDR_VPDCAP 0x050090
357 /* ***************************************************************************** */
358 #define RDR_VPDDATA 0x050094
360 /* ***************************************************************************** */
361 #define RDR_MSICAP 0x0500A0
363 /* ***************************************************************************** */
364 #define RDR_MSIARL 0x0500A4
366 /* ***************************************************************************** */
367 #define RDR_MSIARU 0x0500A8
369 /* ***************************************************************************** */
370 #define RDR_MSIDATA 0x0500AC
372 /* ***************************************************************************** */
373 /* PCI Express Extended Capabilities */
374 /* ***************************************************************************** */
375 #define RDR_AERXCAP 0x050100
377 /* ***************************************************************************** */
378 #define RDR_AERUESTA 0x050104
380 /* ***************************************************************************** */
381 #define RDR_AERUEMSK 0x050108
383 /* ***************************************************************************** */
384 #define RDR_AERUESEV 0x05010C
386 /* ***************************************************************************** */
387 #define RDR_AERCESTA 0x050110
389 /* ***************************************************************************** */
390 #define RDR_AERCEMSK 0x050114
392 /* ***************************************************************************** */
393 #define RDR_AERCC 0x050118
395 /* ***************************************************************************** */
396 #define RDR_AERHL0 0x05011C
398 /* ***************************************************************************** */
399 #define RDR_AERHL1 0x050120
401 /* ***************************************************************************** */
402 #define RDR_AERHL2 0x050124
404 /* ***************************************************************************** */
405 #define RDR_AERHL3 0x050128
407 /* ***************************************************************************** */
408 #define RDR_VCXCAP 0x050200
410 /* ***************************************************************************** */
411 #define RDR_VCCAP1 0x050204
413 /* ***************************************************************************** */
414 #define RDR_VCCAP2 0x050208
416 /* ***************************************************************************** */
417 #define RDR_VCSC 0x05020C
419 /* ***************************************************************************** */
420 #define RDR_VCR0_CAP 0x050210
422 /* ***************************************************************************** */
423 #define RDR_VCR0_CTRL 0x050214
425 /* ***************************************************************************** */
426 #define RDR_VCR0_STAT 0x050218
428 /* ***************************************************************************** */
429 #define RDR_VCR1_CAP 0x05021C
431 /* ***************************************************************************** */
432 #define RDR_VCR1_CTRL 0x050220
434 /* ***************************************************************************** */
435 #define RDR_VCR1_STAT 0x050224
437 /* ***************************************************************************** */
438 #define RDR_VCR2_CAP 0x050228
440 /* ***************************************************************************** */
441 #define RDR_VCR2_CTRL 0x05022C
443 /* ***************************************************************************** */
444 #define RDR_VCR2_STAT 0x050230
446 /* ***************************************************************************** */
447 #define RDR_VCR3_CAP 0x050234
449 /* ***************************************************************************** */
450 #define RDR_VCR3_CTRL 0x050238
452 /* ***************************************************************************** */
453 #define RDR_VCR3_STAT 0x05023C
455 /* ***************************************************************************** */
456 #define RDR_VCARB0 0x050240
458 /* ***************************************************************************** */
459 #define RDR_VCARB1 0x050244
461 /* ***************************************************************************** */
462 #define RDR_VCARB2 0x050248
464 /* ***************************************************************************** */
465 #define RDR_VCARB3 0x05024C
467 /* ***************************************************************************** */
468 #define RDR_VCARB4 0x050250
470 /* ***************************************************************************** */
471 #define RDR_VCARB5 0x050254
473 /* ***************************************************************************** */
474 #define RDR_VCARB6 0x050258
476 /* ***************************************************************************** */
477 #define RDR_VCARB7 0x05025C
479 /* ***************************************************************************** */
480 #define RDR_RDRSTAT0 0x050300
482 /* ***************************************************************************** */
483 #define RDR_RDRSTAT1 0x050304
485 /* ***************************************************************************** */
486 #define RDR_RDRCTL0 0x050308
488 /* ***************************************************************************** */
489 #define RDR_RDRCTL1 0x05030C
491 /* ***************************************************************************** */
492 /* Transaction Layer Registers */
493 /* ***************************************************************************** */
494 #define RDR_TLSTAT0 0x050310
496 /* ***************************************************************************** */
497 #define RDR_TLSTAT1 0x050314
499 /* ***************************************************************************** */
500 #define RDR_TLCTL0 0x050318
501 #define FLD_CFG_UR_CPL_MODE 0x00000040
502 #define FLD_CFG_CORR_ERR_QUITE 0x00000020
503 #define FLD_CFG_RCB_CK_EN 0x00000010
504 #define FLD_CFG_BNDRY_CK_EN 0x00000008
505 #define FLD_CFG_BYTE_EN_CK_EN 0x00000004
506 #define FLD_CFG_RELAX_ORDER_MSK 0x00000002
507 #define FLD_CFG_TAG_ORDER_EN 0x00000001
509 /* ***************************************************************************** */
510 #define RDR_TLCTL1 0x05031C
512 /* ***************************************************************************** */
513 #define RDR_REQRCAL 0x050320
515 /* ***************************************************************************** */
516 #define RDR_REQRCAU 0x050324
518 /* ***************************************************************************** */
519 #define RDR_REQEPA 0x050328
521 /* ***************************************************************************** */
522 #define RDR_REQCTRL 0x05032C
524 /* ***************************************************************************** */
525 #define RDR_REQSTAT 0x050330
527 /* ***************************************************************************** */
528 #define RDR_TL_TEST 0x050334
530 /* ***************************************************************************** */
531 #define RDR_VCR01_CTL 0x050348
533 /* ***************************************************************************** */
534 #define RDR_VCR23_CTL 0x05034C
536 /* ***************************************************************************** */
537 #define RDR_RX_VCR0_FC 0x050350
539 /* ***************************************************************************** */
540 #define RDR_RX_VCR1_FC 0x050354
542 /* ***************************************************************************** */
543 #define RDR_RX_VCR2_FC 0x050358
545 /* ***************************************************************************** */
546 #define RDR_RX_VCR3_FC 0x05035C
548 /* ***************************************************************************** */
549 /* Data Link Layer Registers */
550 /* ***************************************************************************** */
551 #define RDR_DLLSTAT 0x050360
553 /* ***************************************************************************** */
554 #define RDR_DLLCTRL 0x050364
556 /* ***************************************************************************** */
557 #define RDR_REPLAYTO 0x050368
559 /* ***************************************************************************** */
560 #define RDR_ACKLATTO 0x05036C
562 /* ***************************************************************************** */
563 /* MAC Layer Registers */
564 /* ***************************************************************************** */
565 #define RDR_MACSTAT0 0x050380
567 /* ***************************************************************************** */
568 #define RDR_MACSTAT1 0x050384
570 /* ***************************************************************************** */
571 #define RDR_MACCTRL0 0x050388
573 /* ***************************************************************************** */
574 #define RDR_MACCTRL1 0x05038C
576 /* ***************************************************************************** */
577 #define RDR_MACCTRL2 0x050390
579 /* ***************************************************************************** */
580 #define RDR_MAC_LB_DATA 0x050394
582 /* ***************************************************************************** */
583 #define RDR_L0S_EXIT_LAT 0x050398
585 /* ***************************************************************************** */
586 /* DMAC */
587 /* ***************************************************************************** */
588 #define DMA1_PTR1 0x100000 /* DMA Current Ptr : Ch#1 */
590 /* ***************************************************************************** */
591 #define DMA2_PTR1 0x100004 /* DMA Current Ptr : Ch#2 */
593 /* ***************************************************************************** */
594 #define DMA3_PTR1 0x100008 /* DMA Current Ptr : Ch#3 */
596 /* ***************************************************************************** */
597 #define DMA4_PTR1 0x10000C /* DMA Current Ptr : Ch#4 */
599 /* ***************************************************************************** */
600 #define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */
602 /* ***************************************************************************** */
603 #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */
605 /* ***************************************************************************** */
606 #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */
608 /* ***************************************************************************** */
609 #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */
611 /* ***************************************************************************** */
612 #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */
614 /* ***************************************************************************** */
615 #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */
617 /* ***************************************************************************** */
618 #define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */
620 /* ***************************************************************************** */
621 #define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */
623 /* ***************************************************************************** */
624 #define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */
626 /* ***************************************************************************** */
627 #define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */
629 /* ***************************************************************************** */
630 #define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */
632 /* ***************************************************************************** */
633 #define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */
635 /* ***************************************************************************** */
636 #define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */
638 /* ***************************************************************************** */
639 #define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */
641 /* ***************************************************************************** */
642 #define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */
644 /* ***************************************************************************** */
645 #define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */
647 /* ***************************************************************************** */
648 #define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */
650 /* ***************************************************************************** */
651 #define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */
653 /* ***************************************************************************** */
654 #define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */
656 /* ***************************************************************************** */
657 #define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */
659 /* ***************************************************************************** */
660 #define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */
662 /* ***************************************************************************** */
663 #define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */
665 /* ***************************************************************************** */
666 #define DMA1_PTR2 0x100080 /* DMA Tab Ptr : Ch#1 */
668 /* ***************************************************************************** */
669 #define DMA2_PTR2 0x100084 /* DMA Tab Ptr : Ch#2 */
671 /* ***************************************************************************** */
672 #define DMA3_PTR2 0x100088 /* DMA Tab Ptr : Ch#3 */
674 /* ***************************************************************************** */
675 #define DMA4_PTR2 0x10008C /* DMA Tab Ptr : Ch#4 */
677 /* ***************************************************************************** */
678 #define DMA5_PTR2 0x100090 /* DMA Tab Ptr : Ch#5 */
680 /* ***************************************************************************** */
681 #define DMA6_PTR2 0x100094 /* DMA Tab Ptr : Ch#6 */
683 /* ***************************************************************************** */
684 #define DMA7_PTR2 0x100098 /* DMA Tab Ptr : Ch#7 */
686 /* ***************************************************************************** */
687 #define DMA8_PTR2 0x10009C /* DMA Tab Ptr : Ch#8 */
689 /* ***************************************************************************** */
690 #define DMA9_PTR2 0x1000A0 /* DMA Tab Ptr : Ch#9 */
692 /* ***************************************************************************** */
693 #define DMA10_PTR2 0x1000A4 /* DMA Tab Ptr : Ch#10 */
695 /* ***************************************************************************** */
696 #define DMA11_PTR2 0x1000A8 /* DMA Tab Ptr : Ch#11 */
698 /* ***************************************************************************** */
699 #define DMA12_PTR2 0x1000AC /* DMA Tab Ptr : Ch#12 */
701 /* ***************************************************************************** */
702 #define DMA13_PTR2 0x1000B0 /* DMA Tab Ptr : Ch#13 */
704 /* ***************************************************************************** */
705 #define DMA14_PTR2 0x1000B4 /* DMA Tab Ptr : Ch#14 */
707 /* ***************************************************************************** */
708 #define DMA15_PTR2 0x1000B8 /* DMA Tab Ptr : Ch#15 */
710 /* ***************************************************************************** */
711 #define DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */
713 /* ***************************************************************************** */
714 #define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */
716 /* ***************************************************************************** */
717 #define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */
719 /* ***************************************************************************** */
720 #define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */
722 /* ***************************************************************************** */
723 #define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */
725 /* ***************************************************************************** */
726 #define DMA21_PTR2 0x1000D0 /* DMA Tab Ptr : Ch#21 */
728 /* ***************************************************************************** */
729 #define DMA22_PTR2 0x1000D4 /* DMA Tab Ptr : Ch#22 */
731 /* ***************************************************************************** */
732 #define DMA23_PTR2 0x1000D8 /* DMA Tab Ptr : Ch#23 */
734 /* ***************************************************************************** */
735 #define DMA24_PTR2 0x1000DC /* DMA Tab Ptr : Ch#24 */
737 /* ***************************************************************************** */
738 #define DMA25_PTR2 0x1000E0 /* DMA Tab Ptr : Ch#25 */
740 /* ***************************************************************************** */
741 #define DMA26_PTR2 0x1000E4 /* DMA Tab Ptr : Ch#26 */
743 /* ***************************************************************************** */
744 #define DMA1_CNT1 0x100100 /* DMA BuFFer Size : Ch#1 */
746 /* ***************************************************************************** */
747 #define DMA2_CNT1 0x100104 /* DMA BuFFer Size : Ch#2 */
749 /* ***************************************************************************** */
750 #define DMA3_CNT1 0x100108 /* DMA BuFFer Size : Ch#3 */
752 /* ***************************************************************************** */
753 #define DMA4_CNT1 0x10010C /* DMA BuFFer Size : Ch#4 */
755 /* ***************************************************************************** */
756 #define DMA5_CNT1 0x100110 /* DMA BuFFer Size : Ch#5 */
758 /* ***************************************************************************** */
759 #define DMA6_CNT1 0x100114 /* DMA BuFFer Size : Ch#6 */
761 /* ***************************************************************************** */
762 #define DMA7_CNT1 0x100118 /* DMA BuFFer Size : Ch#7 */
764 /* ***************************************************************************** */
765 #define DMA8_CNT1 0x10011C /* DMA BuFFer Size : Ch#8 */
767 /* ***************************************************************************** */
768 #define DMA9_CNT1 0x100120 /* DMA BuFFer Size : Ch#9 */
770 /* ***************************************************************************** */
771 #define DMA10_CNT1 0x100124 /* DMA BuFFer Size : Ch#10 */
773 /* ***************************************************************************** */
774 #define DMA11_CNT1 0x100128 /* DMA BuFFer Size : Ch#11 */
776 /* ***************************************************************************** */
777 #define DMA12_CNT1 0x10012C /* DMA BuFFer Size : Ch#12 */
779 /* ***************************************************************************** */
780 #define DMA13_CNT1 0x100130 /* DMA BuFFer Size : Ch#13 */
782 /* ***************************************************************************** */
783 #define DMA14_CNT1 0x100134 /* DMA BuFFer Size : Ch#14 */
785 /* ***************************************************************************** */
786 #define DMA15_CNT1 0x100138 /* DMA BuFFer Size : Ch#15 */
788 /* ***************************************************************************** */
789 #define DMA16_CNT1 0x10013C /* DMA BuFFer Size : Ch#16 */
791 /* ***************************************************************************** */
792 #define DMA17_CNT1 0x100140 /* DMA BuFFer Size : Ch#17 */
794 /* ***************************************************************************** */
795 #define DMA18_CNT1 0x100144 /* DMA BuFFer Size : Ch#18 */
797 /* ***************************************************************************** */
798 #define DMA19_CNT1 0x100148 /* DMA BuFFer Size : Ch#19 */
800 /* ***************************************************************************** */
801 #define DMA20_CNT1 0x10014C /* DMA BuFFer Size : Ch#20 */
803 /* ***************************************************************************** */
804 #define DMA21_CNT1 0x100150 /* DMA BuFFer Size : Ch#21 */
806 /* ***************************************************************************** */
807 #define DMA22_CNT1 0x100154 /* DMA BuFFer Size : Ch#22 */
809 /* ***************************************************************************** */
810 #define DMA23_CNT1 0x100158 /* DMA BuFFer Size : Ch#23 */
812 /* ***************************************************************************** */
813 #define DMA24_CNT1 0x10015C /* DMA BuFFer Size : Ch#24 */
815 /* ***************************************************************************** */
816 #define DMA25_CNT1 0x100160 /* DMA BuFFer Size : Ch#25 */
818 /* ***************************************************************************** */
819 #define DMA26_CNT1 0x100164 /* DMA BuFFer Size : Ch#26 */
821 /* ***************************************************************************** */
822 #define DMA1_CNT2 0x100180 /* DMA Table Size : Ch#1 */
824 /* ***************************************************************************** */
825 #define DMA2_CNT2 0x100184 /* DMA Table Size : Ch#2 */
827 /* ***************************************************************************** */
828 #define DMA3_CNT2 0x100188 /* DMA Table Size : Ch#3 */
830 /* ***************************************************************************** */
831 #define DMA4_CNT2 0x10018C /* DMA Table Size : Ch#4 */
833 /* ***************************************************************************** */
834 #define DMA5_CNT2 0x100190 /* DMA Table Size : Ch#5 */
836 /* ***************************************************************************** */
837 #define DMA6_CNT2 0x100194 /* DMA Table Size : Ch#6 */
839 /* ***************************************************************************** */
840 #define DMA7_CNT2 0x100198 /* DMA Table Size : Ch#7 */
842 /* ***************************************************************************** */
843 #define DMA8_CNT2 0x10019C /* DMA Table Size : Ch#8 */
845 /* ***************************************************************************** */
846 #define DMA9_CNT2 0x1001A0 /* DMA Table Size : Ch#9 */
848 /* ***************************************************************************** */
849 #define DMA10_CNT2 0x1001A4 /* DMA Table Size : Ch#10 */
851 /* ***************************************************************************** */
852 #define DMA11_CNT2 0x1001A8 /* DMA Table Size : Ch#11 */
854 /* ***************************************************************************** */
855 #define DMA12_CNT2 0x1001AC /* DMA Table Size : Ch#12 */
857 /* ***************************************************************************** */
858 #define DMA13_CNT2 0x1001B0 /* DMA Table Size : Ch#13 */
860 /* ***************************************************************************** */
861 #define DMA14_CNT2 0x1001B4 /* DMA Table Size : Ch#14 */
863 /* ***************************************************************************** */
864 #define DMA15_CNT2 0x1001B8 /* DMA Table Size : Ch#15 */
866 /* ***************************************************************************** */
867 #define DMA16_CNT2 0x1001BC /* DMA Table Size : Ch#16 */
869 /* ***************************************************************************** */
870 #define DMA17_CNT2 0x1001C0 /* DMA Table Size : Ch#17 */
872 /* ***************************************************************************** */
873 #define DMA18_CNT2 0x1001C4 /* DMA Table Size : Ch#18 */
875 /* ***************************************************************************** */
876 #define DMA19_CNT2 0x1001C8 /* DMA Table Size : Ch#19 */
878 /* ***************************************************************************** */
879 #define DMA20_CNT2 0x1001CC /* DMA Table Size : Ch#20 */
881 /* ***************************************************************************** */
882 #define DMA21_CNT2 0x1001D0 /* DMA Table Size : Ch#21 */
884 /* ***************************************************************************** */
885 #define DMA22_CNT2 0x1001D4 /* DMA Table Size : Ch#22 */
887 /* ***************************************************************************** */
888 #define DMA23_CNT2 0x1001D8 /* DMA Table Size : Ch#23 */
890 /* ***************************************************************************** */
891 #define DMA24_CNT2 0x1001DC /* DMA Table Size : Ch#24 */
893 /* ***************************************************************************** */
894 #define DMA25_CNT2 0x1001E0 /* DMA Table Size : Ch#25 */
896 /* ***************************************************************************** */
897 #define DMA26_CNT2 0x1001E4 /* DMA Table Size : Ch#26 */
899 /* ***************************************************************************** */
900 /* ITG */
901 /* ***************************************************************************** */
902 #define TM_CNT_LDW 0x110000 /* Timer : Counter low */
904 /* ***************************************************************************** */
905 #define TM_CNT_UW 0x110004 /* Timer : Counter high word */
907 /* ***************************************************************************** */
908 #define TM_LMT_LDW 0x110008 /* Timer : Limit low */
910 /* ***************************************************************************** */
911 #define TM_LMT_UW 0x11000C /* Timer : Limit high word */
913 /* ***************************************************************************** */
914 #define GP0_IO 0x110010 /* GPIO output enables data I/O */
915 #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */
916 #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */
917 #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */
919 /* ***************************************************************************** */
920 #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */
921 #define FLD_GP_ISM_SNS 0x00000070
922 #define FLD_GP_ISM_POL 0x00000007
924 /* ***************************************************************************** */
925 #define SOFT_RESET 0x11001C /* Output system reset reg */
926 #define FLD_PECOS_SOFT_RESET 0x00000001
928 /* ***************************************************************************** */
929 #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */
930 #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */
931 #define MC416_CTL 0x110028
933 /* ***************************************************************************** */
934 #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */
936 #define FLD_ALT_GPIO_OUT_SEL 0xF0000000
937 /* 0 Disabled <-- default */
938 /* 1 GPIO[0] */
939 /* 2 GPIO[10] */
940 /* 3 VIP_656_DATA_VAL */
941 /* 4 VIP_656_DATA[0] */
942 /* 5 VIP_656_CLK */
943 /* 6 VIP_656_DATA_EXT[1] */
944 /* 7 VIP_656_DATA_EXT[0] */
945 /* 8 ATT_IF */
947 #define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000
948 /* 0 AUX_PLL_CLK<-- default */
949 /* 1 GPIO[2] */
950 /* 2 GPIO[10] */
951 /* 3 VIP_656_DATA_VAL */
952 /* 4 VIP_656_DATA[0] */
953 /* 5 VIP_656_CLK */
954 /* 6 VIP_656_DATA_EXT[1] */
955 /* 7 VIP_656_DATA_EXT[0] */
957 #define FLD_IR_TX_ALT_SEL 0x00F00000
958 /* 0 IR_TX <-- default */
959 /* 1 GPIO[1] */
960 /* 2 GPIO[10] */
961 /* 3 VIP_656_DATA_VAL */
962 /* 4 VIP_656_DATA[0] */
963 /* 5 VIP_656_CLK */
964 /* 6 VIP_656_DATA_EXT[1] */
965 /* 7 VIP_656_DATA_EXT[0] */
967 #define FLD_IR_RX_ALT_SEL 0x000F0000
968 /* 0 IR_RX <-- default */
969 /* 1 GPIO[0] */
970 /* 2 GPIO[10] */
971 /* 3 VIP_656_DATA_VAL */
972 /* 4 VIP_656_DATA[0] */
973 /* 5 VIP_656_CLK */
974 /* 6 VIP_656_DATA_EXT[1] */
975 /* 7 VIP_656_DATA_EXT[0] */
977 #define FLD_GPIO10_ALT_SEL 0x0000F000
978 /* 0 GPIO[10] <-- default */
979 /* 1 GPIO[0] */
980 /* 2 GPIO[10] */
981 /* 3 VIP_656_DATA_VAL */
982 /* 4 VIP_656_DATA[0] */
983 /* 5 VIP_656_CLK */
984 /* 6 VIP_656_DATA_EXT[1] */
985 /* 7 VIP_656_DATA_EXT[0] */
987 #define FLD_GPIO2_ALT_SEL 0x00000F00
988 /* 0 GPIO[2] <-- default */
989 /* 1 GPIO[1] */
990 /* 2 GPIO[10] */
991 /* 3 VIP_656_DATA_VAL */
992 /* 4 VIP_656_DATA[0] */
993 /* 5 VIP_656_CLK */
994 /* 6 VIP_656_DATA_EXT[1] */
995 /* 7 VIP_656_DATA_EXT[0] */
997 #define FLD_GPIO1_ALT_SEL 0x000000F0
998 /* 0 GPIO[1] <-- default */
999 /* 1 GPIO[0] */
1000 /* 2 GPIO[10] */
1001 /* 3 VIP_656_DATA_VAL */
1002 /* 4 VIP_656_DATA[0] */
1003 /* 5 VIP_656_CLK */
1004 /* 6 VIP_656_DATA_EXT[1] */
1005 /* 7 VIP_656_DATA_EXT[0] */
1007 #define FLD_GPIO0_ALT_SEL 0x0000000F
1008 /* 0 GPIO[0] <-- default */
1009 /* 1 GPIO[1] */
1010 /* 2 GPIO[10] */
1011 /* 3 VIP_656_DATA_VAL */
1012 /* 4 VIP_656_DATA[0] */
1013 /* 5 VIP_656_CLK */
1014 /* 6 VIP_656_DATA_EXT[1] */
1015 /* 7 VIP_656_DATA_EXT[0] */
1017 #define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */
1019 #define FLD_GPIO10_ALT_IN_SEL 0x0000F000
1020 /* 0 GPIO[10] <-- default */
1021 /* 1 IR_RX */
1022 /* 2 IR_TX */
1023 /* 3 AUX_PLL_CLK */
1024 /* 4 IF_ATT_SEL */
1025 /* 5 GPIO[0] */
1026 /* 6 GPIO[1] */
1027 /* 7 GPIO[2] */
1029 #define FLD_GPIO2_ALT_IN_SEL 0x00000F00
1030 /* 0 GPIO[2] <-- default */
1031 /* 1 IR_RX */
1032 /* 2 IR_TX */
1033 /* 3 AUX_PLL_CLK */
1034 /* 4 IF_ATT_SEL */
1036 #define FLD_GPIO1_ALT_IN_SEL 0x000000F0
1037 /* 0 GPIO[1] <-- default */
1038 /* 1 IR_RX */
1039 /* 2 IR_TX */
1040 /* 3 AUX_PLL_CLK */
1041 /* 4 IF_ATT_SEL */
1043 #define FLD_GPIO0_ALT_IN_SEL 0x0000000F
1044 /* 0 GPIO[0] <-- default */
1045 /* 1 IR_RX */
1046 /* 2 IR_TX */
1047 /* 3 AUX_PLL_CLK */
1048 /* 4 IF_ATT_SEL */
1050 /* ***************************************************************************** */
1051 #define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */
1053 /* ***************************************************************************** */
1054 #define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */
1056 /* ***************************************************************************** */
1057 #define CLK_DELAY 0x110048 /* Clock delay */
1058 #define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */
1060 /* ***************************************************************************** */
1061 #define PAD_CTRL 0x110068 /* Pad drive strength control */
1063 /* ***************************************************************************** */
1064 #define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */
1066 /* ***************************************************************************** */
1067 #define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */
1069 /* ***************************************************************************** */
1070 /* PLL registers */
1071 /* ***************************************************************************** */
1072 #define PLL_A_INT_FRAC 0x110088
1073 #define PLL_A_POST_STAT_BIST 0x11008C
1074 #define PLL_B_INT_FRAC 0x110090
1075 #define PLL_B_POST_STAT_BIST 0x110094
1076 #define PLL_C_INT_FRAC 0x110098
1077 #define PLL_C_POST_STAT_BIST 0x11009C
1078 #define PLL_D_INT_FRAC 0x1100A0
1079 #define PLL_D_POST_STAT_BIST 0x1100A4
1081 #define CLK_RST 0x11002C
1082 #define FLD_VID_I_CLK_NOE 0x00001000
1083 #define FLD_VID_J_CLK_NOE 0x00002000
1084 #define FLD_USE_ALT_PLL_REF 0x00004000
1086 #define VID_CH_MODE_SEL 0x110078
1087 #define VID_CH_CLK_SEL 0x11007C
1089 /* ***************************************************************************** */
1090 #define VBI_A_DMA 0x130008 /* VBI A DMA data port */
1092 /* ***************************************************************************** */
1093 #define VID_A_VIP_CTL 0x130080 /* Video A VIP format control */
1094 #define FLD_VIP_MODE 0x00000001
1096 /* ***************************************************************************** */
1097 #define VID_A_PIXEL_FRMT 0x130084 /* Video A pixel format */
1098 #define FLD_VID_A_GAMMA_DIS 0x00000008
1099 #define FLD_VID_A_FORMAT 0x00000007
1100 #define FLD_VID_A_GAMMA_FACTOR 0x00000010
1102 /* ***************************************************************************** */
1103 #define VID_A_VBI_CTL 0x130088 /* Video A VBI miscellaneous control */
1104 #define FLD_VID_A_VIP_EXT 0x00000003
1106 /* ***************************************************************************** */
1107 #define VID_B_DMA 0x130100 /* Video B DMA data port */
1109 /* ***************************************************************************** */
1110 #define VBI_B_DMA 0x130108 /* VBI B DMA data port */
1112 /* ***************************************************************************** */
1113 #define VID_B_SRC_SEL 0x130144 /* Video B source select */
1114 #define FLD_VID_B_SRC_SEL 0x00000000
1116 /* ***************************************************************************** */
1117 #define VID_B_LNGTH 0x130150 /* Video B line length */
1118 #define FLD_VID_B_LN_LNGTH 0x00000FFF
1120 /* ***************************************************************************** */
1121 #define VID_B_VIP_CTL 0x130180 /* Video B VIP format control */
1123 /* ***************************************************************************** */
1124 #define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */
1125 #define FLD_VID_B_GAMMA_DIS 0x00000008
1126 #define FLD_VID_B_FORMAT 0x00000007
1127 #define FLD_VID_B_GAMMA_FACTOR 0x00000010
1129 /* ***************************************************************************** */
1130 #define VID_C_DMA 0x130200 /* Video C DMA data port */
1132 /* ***************************************************************************** */
1133 #define VID_C_LNGTH 0x130250 /* Video C line length */
1134 #define FLD_VID_C_LN_LNGTH 0x00000FFF
1136 /* ***************************************************************************** */
1137 /* Video Destination Channels */
1138 /* ***************************************************************************** */
1140 #define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */
1141 #define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */
1142 #define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */
1143 #define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */
1144 #define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */
1145 #define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */
1146 #define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */
1147 #define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */
1149 /* ***************************************************************************** */
1151 #define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */
1152 #define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */
1153 #define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */
1154 #define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */
1155 #define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */
1156 #define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */
1157 #define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */
1158 #define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */
1160 /* ***************************************************************************** */
1162 #define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */
1163 #define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */
1164 #define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */
1165 #define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */
1166 #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */
1167 #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */
1168 #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */
1169 #define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */
1171 #define FLD_VID_RISC_EN 0x00000010
1172 #define FLD_VID_FIFO_EN 0x00000001
1174 /* ***************************************************************************** */
1176 #define VID_DST_A_VIP_CTL 0x130080 /* Video A VIP control */
1177 #define VID_DST_B_VIP_CTL 0x130180 /* Video B VIP control */
1178 #define VID_DST_C_VIP_CTL 0x130280 /* Video C VIP control */
1179 #define VID_DST_D_VIP_CTL 0x130380 /* Video D VIP control */
1180 #define VID_DST_E_VIP_CTL 0x130480 /* Video E VIP control */
1181 #define VID_DST_F_VIP_CTL 0x130580 /* Video F VIP control */
1182 #define VID_DST_G_VIP_CTL 0x130680 /* Video G VIP control */
1183 #define VID_DST_H_VIP_CTL 0x130780 /* Video H VIP control */
1185 /* ***************************************************************************** */
1187 #define VID_DST_A_PIX_FRMT 0x130084 /* Video A Pixel format */
1188 #define VID_DST_B_PIX_FRMT 0x130184 /* Video B Pixel format */
1189 #define VID_DST_C_PIX_FRMT 0x130284 /* Video C Pixel format */
1190 #define VID_DST_D_PIX_FRMT 0x130384 /* Video D Pixel format */
1191 #define VID_DST_E_PIX_FRMT 0x130484 /* Video E Pixel format */
1192 #define VID_DST_F_PIX_FRMT 0x130584 /* Video F Pixel format */
1193 #define VID_DST_G_PIX_FRMT 0x130684 /* Video G Pixel format */
1194 #define VID_DST_H_PIX_FRMT 0x130784 /* Video H Pixel format */
1196 /* ***************************************************************************** */
1197 /* Video Source Channels */
1198 /* ***************************************************************************** */
1200 #define VID_SRC_A_GPCNT_CTL 0x130804 /* Video A general purpose control */
1201 #define VID_SRC_B_GPCNT_CTL 0x130904 /* Video B general purpose control */
1202 #define VID_SRC_C_GPCNT_CTL 0x130A04 /* Video C general purpose control */
1203 #define VID_SRC_D_GPCNT_CTL 0x130B04 /* Video D general purpose control */
1204 #define VID_SRC_E_GPCNT_CTL 0x130C04 /* Video E general purpose control */
1205 #define VID_SRC_F_GPCNT_CTL 0x130D04 /* Video F general purpose control */
1206 #define VID_SRC_I_GPCNT_CTL 0x130E04 /* Video I general purpose control */
1207 #define VID_SRC_J_GPCNT_CTL 0x130F04 /* Video J general purpose control */
1209 /* ***************************************************************************** */
1211 #define VID_SRC_A_GPCNT 0x130808 /* Video A general purpose counter */
1212 #define VID_SRC_B_GPCNT 0x130908 /* Video B general purpose counter */
1213 #define VID_SRC_C_GPCNT 0x130A08 /* Video C general purpose counter */
1214 #define VID_SRC_D_GPCNT 0x130B08 /* Video D general purpose counter */
1215 #define VID_SRC_E_GPCNT 0x130C08 /* Video E general purpose counter */
1216 #define VID_SRC_F_GPCNT 0x130D08 /* Video F general purpose counter */
1217 #define VID_SRC_I_GPCNT 0x130E08 /* Video I general purpose counter */
1218 #define VID_SRC_J_GPCNT 0x130F08 /* Video J general purpose counter */
1220 /* ***************************************************************************** */
1222 #define VID_SRC_A_DMA_CTL 0x13080C /* Video A DMA control */
1223 #define VID_SRC_B_DMA_CTL 0x13090C /* Video B DMA control */
1224 #define VID_SRC_C_DMA_CTL 0x130A0C /* Video C DMA control */
1225 #define VID_SRC_D_DMA_CTL 0x130B0C /* Video D DMA control */
1226 #define VID_SRC_E_DMA_CTL 0x130C0C /* Video E DMA control */
1227 #define VID_SRC_F_DMA_CTL 0x130D0C /* Video F DMA control */
1228 #define VID_SRC_I_DMA_CTL 0x130E0C /* Video I DMA control */
1229 #define VID_SRC_J_DMA_CTL 0x130F0C /* Video J DMA control */
1231 #define FLD_APB_RISC_EN 0x00000010
1232 #define FLD_APB_FIFO_EN 0x00000001
1234 /* ***************************************************************************** */
1236 #define VID_SRC_A_FMT_CTL 0x130810 /* Video A format control */
1237 #define VID_SRC_B_FMT_CTL 0x130910 /* Video B format control */
1238 #define VID_SRC_C_FMT_CTL 0x130A10 /* Video C format control */
1239 #define VID_SRC_D_FMT_CTL 0x130B10 /* Video D format control */
1240 #define VID_SRC_E_FMT_CTL 0x130C10 /* Video E format control */
1241 #define VID_SRC_F_FMT_CTL 0x130D10 /* Video F format control */
1242 #define VID_SRC_I_FMT_CTL 0x130E10 /* Video I format control */
1243 #define VID_SRC_J_FMT_CTL 0x130F10 /* Video J format control */
1245 /* ***************************************************************************** */
1247 #define VID_SRC_A_ACTIVE_CTL1 0x130814 /* Video A active control 1 */
1248 #define VID_SRC_B_ACTIVE_CTL1 0x130914 /* Video B active control 1 */
1249 #define VID_SRC_C_ACTIVE_CTL1 0x130A14 /* Video C active control 1 */
1250 #define VID_SRC_D_ACTIVE_CTL1 0x130B14 /* Video D active control 1 */
1251 #define VID_SRC_E_ACTIVE_CTL1 0x130C14 /* Video E active control 1 */
1252 #define VID_SRC_F_ACTIVE_CTL1 0x130D14 /* Video F active control 1 */
1253 #define VID_SRC_I_ACTIVE_CTL1 0x130E14 /* Video I active control 1 */
1254 #define VID_SRC_J_ACTIVE_CTL1 0x130F14 /* Video J active control 1 */
1256 /* ***************************************************************************** */
1258 #define VID_SRC_A_ACTIVE_CTL2 0x130818 /* Video A active control 2 */
1259 #define VID_SRC_B_ACTIVE_CTL2 0x130918 /* Video B active control 2 */
1260 #define VID_SRC_C_ACTIVE_CTL2 0x130A18 /* Video C active control 2 */
1261 #define VID_SRC_D_ACTIVE_CTL2 0x130B18 /* Video D active control 2 */
1262 #define VID_SRC_E_ACTIVE_CTL2 0x130C18 /* Video E active control 2 */
1263 #define VID_SRC_F_ACTIVE_CTL2 0x130D18 /* Video F active control 2 */
1264 #define VID_SRC_I_ACTIVE_CTL2 0x130E18 /* Video I active control 2 */
1265 #define VID_SRC_J_ACTIVE_CTL2 0x130F18 /* Video J active control 2 */
1267 /* ***************************************************************************** */
1269 #define VID_SRC_A_CDT_SZ 0x13081C /* Video A CDT size */
1270 #define VID_SRC_B_CDT_SZ 0x13091C /* Video B CDT size */
1271 #define VID_SRC_C_CDT_SZ 0x130A1C /* Video C CDT size */
1272 #define VID_SRC_D_CDT_SZ 0x130B1C /* Video D CDT size */
1273 #define VID_SRC_E_CDT_SZ 0x130C1C /* Video E CDT size */
1274 #define VID_SRC_F_CDT_SZ 0x130D1C /* Video F CDT size */
1275 #define VID_SRC_I_CDT_SZ 0x130E1C /* Video I CDT size */
1276 #define VID_SRC_J_CDT_SZ 0x130F1C /* Video J CDT size */
1278 /* ***************************************************************************** */
1279 /* Audio I/F */
1280 /* ***************************************************************************** */
1281 #define AUD_DST_A_DMA 0x140000 /* Audio Int A DMA data port */
1282 #define AUD_SRC_A_DMA 0x140008 /* Audio Int A DMA data port */
1284 #define AUD_A_GPCNT 0x140010 /* Audio Int A gp counter */
1285 #define FLD_AUD_A_GP_CNT 0x0000FFFF
1287 #define AUD_A_GPCNT_CTL 0x140014 /* Audio Int A gp control */
1289 #define AUD_A_LNGTH 0x140018 /* Audio Int A line length */
1291 #define AUD_A_CFG 0x14001C /* Audio Int A configuration */
1293 /* ***************************************************************************** */
1294 #define AUD_DST_B_DMA 0x140100 /* Audio Int B DMA data port */
1295 #define AUD_SRC_B_DMA 0x140108 /* Audio Int B DMA data port */
1297 #define AUD_B_GPCNT 0x140110 /* Audio Int B gp counter */
1298 #define FLD_AUD_B_GP_CNT 0x0000FFFF
1300 #define AUD_B_GPCNT_CTL 0x140114 /* Audio Int B gp control */
1302 #define AUD_B_LNGTH 0x140118 /* Audio Int B line length */
1304 #define AUD_B_CFG 0x14011C /* Audio Int B configuration */
1306 /* ***************************************************************************** */
1307 #define AUD_DST_C_DMA 0x140200 /* Audio Int C DMA data port */
1308 #define AUD_SRC_C_DMA 0x140208 /* Audio Int C DMA data port */
1310 #define AUD_C_GPCNT 0x140210 /* Audio Int C gp counter */
1311 #define FLD_AUD_C_GP_CNT 0x0000FFFF
1313 #define AUD_C_GPCNT_CTL 0x140214 /* Audio Int C gp control */
1315 #define AUD_C_LNGTH 0x140218 /* Audio Int C line length */
1317 #define AUD_C_CFG 0x14021C /* Audio Int C configuration */
1319 /* ***************************************************************************** */
1320 #define AUD_DST_D_DMA 0x140300 /* Audio Int D DMA data port */
1321 #define AUD_SRC_D_DMA 0x140308 /* Audio Int D DMA data port */
1323 #define AUD_D_GPCNT 0x140310 /* Audio Int D gp counter */
1324 #define FLD_AUD_D_GP_CNT 0x0000FFFF
1326 #define AUD_D_GPCNT_CTL 0x140314 /* Audio Int D gp control */
1328 #define AUD_D_LNGTH 0x140318 /* Audio Int D line length */
1330 #define AUD_D_CFG 0x14031C /* Audio Int D configuration */
1332 /* ***************************************************************************** */
1333 #define AUD_SRC_E_DMA 0x140400 /* Audio Int E DMA data port */
1335 #define AUD_E_GPCNT 0x140410 /* Audio Int E gp counter */
1336 #define FLD_AUD_E_GP_CNT 0x0000FFFF
1338 #define AUD_E_GPCNT_CTL 0x140414 /* Audio Int E gp control */
1340 #define AUD_E_CFG 0x14041C /* Audio Int E configuration */
1342 /* ***************************************************************************** */
1344 #define FLD_AUD_DST_LN_LNGTH 0x00000FFF
1346 #define FLD_AUD_DST_PK_MODE 0x00004000
1348 #define FLD_AUD_CLK_ENABLE 0x00000200
1350 #define FLD_AUD_MASTER_MODE 0x00000002
1352 #define FLD_AUD_SONY_MODE 0x00000001
1354 #define FLD_AUD_CLK_SELECT_PLL_D 0x00001800
1356 #define FLD_AUD_DST_ENABLE 0x00020000
1358 #define FLD_AUD_SRC_ENABLE 0x00010000
1360 /* ***************************************************************************** */
1361 #define AUD_INT_DMA_CTL 0x140500 /* Audio Int DMA control */
1363 #define FLD_AUD_SRC_E_RISC_EN 0x00008000
1364 #define FLD_AUD_SRC_C_RISC_EN 0x00004000
1365 #define FLD_AUD_SRC_B_RISC_EN 0x00002000
1366 #define FLD_AUD_SRC_A_RISC_EN 0x00001000
1368 #define FLD_AUD_DST_D_RISC_EN 0x00000800
1369 #define FLD_AUD_DST_C_RISC_EN 0x00000400
1370 #define FLD_AUD_DST_B_RISC_EN 0x00000200
1371 #define FLD_AUD_DST_A_RISC_EN 0x00000100
1373 #define FLD_AUD_SRC_E_FIFO_EN 0x00000080
1374 #define FLD_AUD_SRC_C_FIFO_EN 0x00000040
1375 #define FLD_AUD_SRC_B_FIFO_EN 0x00000020
1376 #define FLD_AUD_SRC_A_FIFO_EN 0x00000010
1378 #define FLD_AUD_DST_D_FIFO_EN 0x00000008
1379 #define FLD_AUD_DST_C_FIFO_EN 0x00000004
1380 #define FLD_AUD_DST_B_FIFO_EN 0x00000002
1381 #define FLD_AUD_DST_A_FIFO_EN 0x00000001
1383 /* ***************************************************************************** */
1384 /* */
1385 /* Mobilygen Interface Registers */
1386 /* */
1387 /* ***************************************************************************** */
1388 /* Mobilygen Interface A */
1389 /* ***************************************************************************** */
1390 #define MB_IF_A_DMA 0x150000 /* MBIF A DMA data port */
1391 #define MB_IF_A_GPCN 0x150008 /* MBIF A GP counter */
1392 #define MB_IF_A_GPCN_CTRL 0x15000C
1393 #define MB_IF_A_DMA_CTRL 0x150010
1394 #define MB_IF_A_LENGTH 0x150014
1395 #define MB_IF_A_HDMA_XFER_SZ 0x150018
1396 #define MB_IF_A_HCMD 0x15001C
1397 #define MB_IF_A_HCONFIG 0x150020
1398 #define MB_IF_A_DATA_STRUCT_0 0x150024
1399 #define MB_IF_A_DATA_STRUCT_1 0x150028
1400 #define MB_IF_A_DATA_STRUCT_2 0x15002C
1401 #define MB_IF_A_DATA_STRUCT_3 0x150030
1402 #define MB_IF_A_DATA_STRUCT_4 0x150034
1403 #define MB_IF_A_DATA_STRUCT_5 0x150038
1404 #define MB_IF_A_DATA_STRUCT_6 0x15003C
1405 #define MB_IF_A_DATA_STRUCT_7 0x150040
1406 #define MB_IF_A_DATA_STRUCT_8 0x150044
1407 #define MB_IF_A_DATA_STRUCT_9 0x150048
1408 #define MB_IF_A_DATA_STRUCT_A 0x15004C
1409 #define MB_IF_A_DATA_STRUCT_B 0x150050
1410 #define MB_IF_A_DATA_STRUCT_C 0x150054
1411 #define MB_IF_A_DATA_STRUCT_D 0x150058
1412 #define MB_IF_A_DATA_STRUCT_E 0x15005C
1413 #define MB_IF_A_DATA_STRUCT_F 0x150060
1414 /* ***************************************************************************** */
1415 /* Mobilygen Interface B */
1416 /* ***************************************************************************** */
1417 #define MB_IF_B_DMA 0x160000 /* MBIF A DMA data port */
1418 #define MB_IF_B_GPCN 0x160008 /* MBIF A GP counter */
1419 #define MB_IF_B_GPCN_CTRL 0x16000C
1420 #define MB_IF_B_DMA_CTRL 0x160010
1421 #define MB_IF_B_LENGTH 0x160014
1422 #define MB_IF_B_HDMA_XFER_SZ 0x160018
1423 #define MB_IF_B_HCMD 0x16001C
1424 #define MB_IF_B_HCONFIG 0x160020
1425 #define MB_IF_B_DATA_STRUCT_0 0x160024
1426 #define MB_IF_B_DATA_STRUCT_1 0x160028
1427 #define MB_IF_B_DATA_STRUCT_2 0x16002C
1428 #define MB_IF_B_DATA_STRUCT_3 0x160030
1429 #define MB_IF_B_DATA_STRUCT_4 0x160034
1430 #define MB_IF_B_DATA_STRUCT_5 0x160038
1431 #define MB_IF_B_DATA_STRUCT_6 0x16003C
1432 #define MB_IF_B_DATA_STRUCT_7 0x160040
1433 #define MB_IF_B_DATA_STRUCT_8 0x160044
1434 #define MB_IF_B_DATA_STRUCT_9 0x160048
1435 #define MB_IF_B_DATA_STRUCT_A 0x16004C
1436 #define MB_IF_B_DATA_STRUCT_B 0x160050
1437 #define MB_IF_B_DATA_STRUCT_C 0x160054
1438 #define MB_IF_B_DATA_STRUCT_D 0x160058
1439 #define MB_IF_B_DATA_STRUCT_E 0x16005C
1440 #define MB_IF_B_DATA_STRUCT_F 0x160060
1442 /* MB_DMA_CTRL */
1443 #define FLD_MB_IF_RISC_EN 0x00000010
1444 #define FLD_MB_IF_FIFO_EN 0x00000001
1446 /* MB_LENGTH */
1447 #define FLD_MB_IF_LN_LNGTH 0x00000FFF
1449 /* MB_HCMD register */
1450 #define FLD_MB_HCMD_H_GO 0x80000000
1451 #define FLD_MB_HCMD_H_BUSY 0x40000000
1452 #define FLD_MB_HCMD_H_DMA_HOLD 0x10000000
1453 #define FLD_MB_HCMD_H_DMA_BUSY 0x08000000
1454 #define FLD_MB_HCMD_H_DMA_TYPE 0x04000000
1455 #define FLD_MB_HCMD_H_DMA_XACT 0x02000000
1456 #define FLD_MB_HCMD_H_RW_N 0x01000000
1457 #define FLD_MB_HCMD_H_ADDR 0x00FF0000
1458 #define FLD_MB_HCMD_H_DATA 0x0000FFFF
1460 /* ***************************************************************************** */
1461 /* I2C #1 */
1462 /* ***************************************************************************** */
1463 #define I2C1_ADDR 0x180000 /* I2C #1 address */
1464 #define FLD_I2C_DADDR 0xfe000000 /* RW [31:25] I2C Device Address */
1465 /* RO [24] reserved */
1466 /* ***************************************************************************** */
1467 #define FLD_I2C_SADDR 0x00FFFFFF /* RW [23:0] I2C Sub-address */
1469 /* ***************************************************************************** */
1470 #define I2C1_WDATA 0x180004 /* I2C #1 write data */
1471 #define FLD_I2C_WDATA 0xFFFFFFFF /* RW [31:0] */
1473 /* ***************************************************************************** */
1474 #define I2C1_CTRL 0x180008 /* I2C #1 control */
1475 #define FLD_I2C_PERIOD 0xFF000000 /* RW [31:24] */
1476 #define FLD_I2C_SCL_IN 0x00200000 /* RW [21] */
1477 #define FLD_I2C_SDA_IN 0x00100000 /* RW [20] */
1478 /* RO [19:18] reserved */
1479 #define FLD_I2C_SCL_OUT 0x00020000 /* RW [17] */
1480 #define FLD_I2C_SDA_OUT 0x00010000 /* RW [16] */
1481 /* RO [15] reserved */
1482 #define FLD_I2C_DATA_LEN 0x00007000 /* RW [14:12] */
1483 #define FLD_I2C_SADDR_INC 0x00000800 /* RW [11] */
1484 /* RO [10:9] reserved */
1485 #define FLD_I2C_SADDR_LEN 0x00000300 /* RW [9:8] */
1486 /* RO [7:6] reserved */
1487 #define FLD_I2C_SOFT 0x00000020 /* RW [5] */
1488 #define FLD_I2C_NOSTOP 0x00000010 /* RW [4] */
1489 #define FLD_I2C_EXTEND 0x00000008 /* RW [3] */
1490 #define FLD_I2C_SYNC 0x00000004 /* RW [2] */
1491 #define FLD_I2C_READ_SA 0x00000002 /* RW [1] */
1492 #define FLD_I2C_READ_WRN 0x00000001 /* RW [0] */
1494 /* ***************************************************************************** */
1495 #define I2C1_RDATA 0x18000C /* I2C #1 read data */
1496 #define FLD_I2C_RDATA 0xFFFFFFFF /* RO [31:0] */
1498 /* ***************************************************************************** */
1499 #define I2C1_STAT 0x180010 /* I2C #1 status */
1500 #define FLD_I2C_XFER_IN_PROG 0x00000002 /* RO [1] */
1501 #define FLD_I2C_RACK 0x00000001 /* RO [0] */
1503 /* ***************************************************************************** */
1504 /* I2C #2 */
1505 /* ***************************************************************************** */
1506 #define I2C2_ADDR 0x190000 /* I2C #2 address */
1508 /* ***************************************************************************** */
1509 #define I2C2_WDATA 0x190004 /* I2C #2 write data */
1511 /* ***************************************************************************** */
1512 #define I2C2_CTRL 0x190008 /* I2C #2 control */
1514 /* ***************************************************************************** */
1515 #define I2C2_RDATA 0x19000C /* I2C #2 read data */
1517 /* ***************************************************************************** */
1518 #define I2C2_STAT 0x190010 /* I2C #2 status */
1520 /* ***************************************************************************** */
1521 /* I2C #3 */
1522 /* ***************************************************************************** */
1523 #define I2C3_ADDR 0x1A0000 /* I2C #3 address */
1525 /* ***************************************************************************** */
1526 #define I2C3_WDATA 0x1A0004 /* I2C #3 write data */
1528 /* ***************************************************************************** */
1529 #define I2C3_CTRL 0x1A0008 /* I2C #3 control */
1531 /* ***************************************************************************** */
1532 #define I2C3_RDATA 0x1A000C /* I2C #3 read data */
1534 /* ***************************************************************************** */
1535 #define I2C3_STAT 0x1A0010 /* I2C #3 status */
1537 /* ***************************************************************************** */
1538 /* UART */
1539 /* ***************************************************************************** */
1540 #define UART_CTL 0x1B0000 /* UART Control Register */
1541 #define FLD_LOOP_BACK_EN (1 << 7) /* RW field - default 0 */
1542 #define FLD_RX_TRG_SZ (3 << 2) /* RW field - default 0 */
1543 #define FLD_RX_EN (1 << 1) /* RW field - default 0 */
1544 #define FLD_TX_EN (1 << 0) /* RW field - default 0 */
1546 /* ***************************************************************************** */
1547 #define UART_BRD 0x1B0004 /* UART Baud Rate Divisor */
1548 #define FLD_BRD 0x0000FFFF /* RW field - default 0x197 */
1550 /* ***************************************************************************** */
1551 #define UART_DBUF 0x1B0008 /* UART Tx/Rx Data BuFFer */
1552 #define FLD_DB 0xFFFFFFFF /* RW field - default 0 */
1554 /* ***************************************************************************** */
1555 #define UART_ISR 0x1B000C /* UART Interrupt Status */
1556 #define FLD_RXD_TIMEOUT_EN (1 << 7) /* RW field - default 0 */
1557 #define FLD_FRM_ERR_EN (1 << 6) /* RW field - default 0 */
1558 #define FLD_RXD_RDY_EN (1 << 5) /* RW field - default 0 */
1559 #define FLD_TXD_EMPTY_EN (1 << 4) /* RW field - default 0 */
1560 #define FLD_RXD_OVERFLOW (1 << 3) /* RW field - default 0 */
1561 #define FLD_FRM_ERR (1 << 2) /* RW field - default 0 */
1562 #define FLD_RXD_RDY (1 << 1) /* RW field - default 0 */
1563 #define FLD_TXD_EMPTY (1 << 0) /* RW field - default 0 */
1565 /* ***************************************************************************** */
1566 #define UART_CNT 0x1B0010 /* UART Tx/Rx FIFO Byte Count */
1567 #define FLD_TXD_CNT (0x1F << 8) /* RW field - default 0 */
1568 #define FLD_RXD_CNT (0x1F << 0) /* RW field - default 0 */
1570 /* ***************************************************************************** */
1571 /* Motion Detection */
1572 #define MD_CH0_GRID_BLOCK_YCNT 0x170014
1573 #define MD_CH1_GRID_BLOCK_YCNT 0x170094
1574 #define MD_CH2_GRID_BLOCK_YCNT 0x170114
1575 #define MD_CH3_GRID_BLOCK_YCNT 0x170194
1576 #define MD_CH4_GRID_BLOCK_YCNT 0x170214
1577 #define MD_CH5_GRID_BLOCK_YCNT 0x170294
1578 #define MD_CH6_GRID_BLOCK_YCNT 0x170314
1579 #define MD_CH7_GRID_BLOCK_YCNT 0x170394
1581 #define PIXEL_FRMT_422 4
1582 #define PIXEL_FRMT_411 5
1583 #define PIXEL_FRMT_Y8 6
1585 #define PIXEL_ENGINE_VIP1 0
1586 #define PIXEL_ENGINE_VIP2 1
1588 #endif /* Athena_REGISTERS */