Documentation/devicetree/bindings/phy/qcom-qmp-phy.txt

   1 Qualcomm QMP PHY controller
   2 ===========================
   3
   4 QMP phy controller supports physical layer functionality for a number of
   5 controllers on Qualcomm chipsets, such as, PCIe, UFS, and USB.
   6
   7 Required properties:
   8  - compatible: compatible list, contains:
   9                "qcom,ipq8074-qmp-pcie-phy" for PCIe phy on IPQ8074
  10                "qcom,msm8996-qmp-pcie-phy" for 14nm PCIe phy on msm8996,
  11                "qcom,msm8996-qmp-usb3-phy" for 14nm USB3 phy on msm8996.
  12
  13  - reg: offset and length of register set for PHY's common serdes block.
  14
  15  - #clock-cells: must be 1
  16     - Phy pll outputs a bunch of clocks for Tx, Rx and Pipe
  17       interface (for pipe based PHYs). These clock are then gate-controlled
  18       by gcc.
  19  - #address-cells: must be 1
  20  - #size-cells: must be 1
  21  - ranges: must be present
  22
  23  - clocks: a list of phandles and clock-specifier pairs,
  24            one for each entry in clock-names.
  25  - clock-names: "cfg_ahb" for phy config clock,
  26                 "aux" for phy aux clock,
  27                 "ref" for 19.2 MHz ref clk,
  28                 For "qcom,msm8996-qmp-pcie-phy" must contain:
  29                         "aux", "cfg_ahb", "ref".
  30                 For "qcom,msm8996-qmp-usb3-phy" must contain:
  31                         "aux", "cfg_ahb", "ref".
  32
  33  - resets: a list of phandles and reset controller specifier pairs,
  34            one for each entry in reset-names.
  35  - reset-names: "phy" for reset of phy block,
  36                 "common" for phy common block reset,
  37                 "cfg" for phy's ahb cfg block reset (Optional).
  38                 For "qcom,msm8996-qmp-pcie-phy" must contain:
  39                  "phy", "common", "cfg".
  40                 For "qcom,msm8996-qmp-usb3-phy" must contain
  41                  "phy", "common".
  42                 For "qcom,ipq8074-qmp-pcie-phy" must contain:
  43                  "phy", "common".
  44
  45  - vdda-phy-supply: Phandle to a regulator supply to PHY core block.
  46  - vdda-pll-supply: Phandle to 1.8V regulator supply to PHY refclk pll block.
  47
  48 Optional properties:
  49  - vddp-ref-clk-supply: Phandle to a regulator supply to any specific refclk
  50                         pll block.
  51
  52 Required nodes:
  53  - Each device node of QMP phy is required to have as many child nodes as
  54    the number of lanes the PHY has.
  55
  56 Required properties for child node:
  57  - reg: list of offset and length pairs of register sets for PHY blocks -
  58         tx, rx and pcs.
  59
  60  - #phy-cells: must be 0
  61
  62  - clocks: a list of phandles and clock-specifier pairs,
  63            one for each entry in clock-names.
  64  - clock-names: Must contain following for pcie and usb qmp phys:
  65                  "pipe<lane-number>" for pipe clock specific to each lane.
  66  - clock-output-names: Name of the PHY clock that will be the parent for
  67                        the above pipe clock.
  68
  69         For "qcom,ipq8074-qmp-pcie-phy":
  70                 - "pcie20_phy0_pipe_clk"        Pipe Clock parent
  71                         (or)
  72                   "pcie20_phy1_pipe_clk"
  73
  74  - resets: a list of phandles and reset controller specifier pairs,
  75            one for each entry in reset-names.
  76  - reset-names: Must contain following for pcie qmp phys:
  77                  "lane<lane-number>" for reset specific to each lane.
  78
  79 Example:
  80         phy@34000 {
  81                 compatible = "qcom,msm8996-qmp-pcie-phy";
  82                 reg = <0x34000 0x488>;
  83                 #clock-cells = <1>;
  84                 #address-cells = <1>;
  85                 #size-cells = <1>;
  86                 ranges;
  87
  88                 clocks = <&gcc GCC_PCIE_PHY_AUX_CLK>,
  89                         <&gcc GCC_PCIE_PHY_CFG_AHB_CLK>,
  90                         <&gcc GCC_PCIE_CLKREF_CLK>;
  91                 clock-names = "aux", "cfg_ahb", "ref";
  92
  93                 vdda-phy-supply = <&pm8994_l28>;
  94                 vdda-pll-supply = <&pm8994_l12>;
  95
  96                 resets = <&gcc GCC_PCIE_PHY_BCR>,
  97                         <&gcc GCC_PCIE_PHY_COM_BCR>,
  98                         <&gcc GCC_PCIE_PHY_COM_NOCSR_BCR>;
  99                 reset-names = "phy", "common", "cfg";
 100
 101                 pciephy_0: lane@35000 {
 102                         reg = <0x35000 0x130>,
 103                                 <0x35200 0x200>,
 104                                 <0x35400 0x1dc>;
 105                         #phy-cells = <0>;
 106
 107                         clocks = <&gcc GCC_PCIE_0_PIPE_CLK>;
 108                         clock-names = "pipe0";
 109                         clock-output-names = "pcie_0_pipe_clk_src";
 110                         resets = <&gcc GCC_PCIE_0_PHY_BCR>;
 111                         reset-names = "lane0";
 112                 };
 113
 114                 pciephy_1: lane@36000 {
 115                 ...
 116                 ...
 117         };